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16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。
组合逻辑电路最大延迟为T2max,最小为T2min。
问,触发器D2的建立时间T3和保持时间应满足什么条件.(华为)
17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式。
(威盛VIA2003.11.06 上海笔试试题)
18、说说静态、动态时序模拟的优缺点。
(威盛VIA
2003.11.06 上海笔试试题)
19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。
(威盛VIA2003.11.06 上海笔试试题)
20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径。
(未知)
21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优点),全加器等等。
(未知)
22、卡诺图写出逻辑表达使。
(威盛VIA2003.11.06 上海笔试试题)
23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。
(威盛)
24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-
wellprocess.Plotitstransfercurve(Vout-Vin)Andalsoexplaintheoperation
regionofPMOSandNMOSforeachsegmentofthetransfercurve?
(威盛笔试题c
ircuitdesign-beijing-03.11.09)
25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefineth
erationofchannelwidthofPMOSandNMOSandexplain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?
(仕兰微电子)
27、用mos管搭出一个二输入与非门。
(扬智电子笔试)
28、pleasedrawthetransistorlevelschematicofacmos2 input ANDgateandexplainwhich input hasfasterresponseforoutputrisingedge.(lessdelaytime)。
(威盛笔试题circuitdesign-beijing-03.11.09)
29、画出NOT,NAND,NOR的符号,真值表,还有transistorlevel的电路。
(Infineon笔试)
30、画出CMOS的图,画出tow-to-onemuxgate。
(威盛VIA2003.11.06 上海笔试试题)
31、用一个二选一mux和一个inv实现异或。
(飞利浦-大唐笔试)
32、画出Y=A*B+C的cmos电路图。
(科广试题)
33、用逻辑们和cmos电路实现ab+cd。
(飞利浦-大唐笔试)
34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)。
(仕兰微电子)
35、利用4选1实现F(x,y,z)=xz+yz’。
(未知)
36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化简).
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形。
(Infineon笔试)
38、为了实现逻辑(AXORB)OR (CANDD),请选用以下逻辑中的一种,并说明为什么?
1)INV2)AND3)OR4)NAND5)NOR6)XOR 答案:
NAND(未知)
39、用与非门等设计全加法器。
(华为)
40、给出两个门电路让你分析异同。
(华为)
41、用简单电路实现,当A为输入时,输出B波形为…(仕兰微电子)
42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制。
(未知)
43、用波形表示D触发器的功能。
(扬智电子笔试)
44、用传输门和倒向器搭一个边沿触发器。
(扬智电子笔试)
45、用逻辑们画出D触发器。
(威盛VIA2003.11.06 上海笔试试题)
46、画出DFF的结构图,用verilog实现之。
(威盛)
47、画出一种CMOS的D锁存器的电路图和版图。
(未知)
48、D触发器和D锁存器的区别。
(新太硬件面试)
49、简述latch和filp-flop的异同。
(未知)
50、LATCH和DFF的概念和区别。
(未知)
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的.(南山之桥)
52、用D触发器做个二分颦的电路.又问什么是状态图。
(华为)
53、请画出用D触发器实现2倍分频的逻辑电路?
(汉王笔试)
54、怎样用D触发器、与或非门组成二分频电路?
(东信笔试)
55、Howmanyflip-flopcircuitsareneededtodivideby16?
(Intel)16分频?
56、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage. (未知)
57、用D触发器做个4进制的计数。
(华为)
58、实现N位JohnsonCounter,N=5。
(南山之桥)
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?
(仕兰微电子)
60、数字电路设计当然必问Verilog/VHDL,如设计计数器。
(未知)
61、BLOCKINGNONBLOCKING 赋值的区别。
(南山之桥)
62、写异步D触发器的verilogmodule。
(扬智电子笔试)
moduledff8(clk,reset,d,q);
input clk;
input reset;
input [7:
0]d;
output[7:
0]q;
reg[7:
0]q;
always@(posedgeclkorposedgereset)
if(reset)
q<=0;
else
q<=d;
endmodule
63、用D触发器实现2倍分频的Verilog描述?
(汉王笔试)
moduledivide2(clk,clk_o,reset);
input clk,reset;
outputclk_o;
wirein;
regout;
always@(posedgeclkorposedgereset)
if(reset)
out<=0;
else
out<=in;
assignin=~out;
assignclk_o=out;
endmodule
64、可编程逻辑器件在现代电子设计中越来越重要,请问:
a) 你所知道的可编程逻辑器件有哪些?
b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
(汉王笔试)
PAL,PLD,CPLD,FPGA。
moduledff8(clk,reset,d,q);
input clk;
input reset;
input d;
outputq;
regq;
always@(posedgeclkorposedgereset)
if(reset)
q<=0;
else
q<=d;
endmodule
65、请用HDL描述四位的全加法器、5分频电路。
(仕兰微电子)
66、用VERILOG或VHDL写一段代码,实现10进制计数器。
(未知)
67、用VERILOG或VHDL写一段代码,实现消除一个glitch。
(未知)
68、一个状态机的题目用verilog实现(不过这个状态机画的实在比较差,很容易误解的)
。
(威盛VIA2003.11.06 上海笔试试题)
69、描述一个交通信号灯的设计。
(仕兰微电子)
70、画状态机,接受1,2,5分钱的卖报机,每份报纸5分钱。
(扬智电子笔试)
71、设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱数。
(1)画出fsm(有限状态机);
(2)用verilog编程,语法要符合fpga设计的要求。
(未知)
72、设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零:
(1)画出fsm(有限状态机);
(2)用verilog编程,语法要符合fpga设计的要求;(3)设计工程中可使用的工具及设计大致过程。
(未知)
73、画出可以检测10010串的状态图,并verilog实现之。
(威盛)
74、用FSM实现101101的序列检测模块。
(南山之桥)
a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0。
例如a:
0001100110110100100110
b:
0000000000100100000000
请画出statemachine;请用RTL描述其stat