Cadence布线常见问题Word格式文档下载.docx
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a，Name:
pin’slogicalname不能重复
b，pin:
pin的标号，原理图中backannotate后相应的标号
c，pintype:
pin脚的类型（input，output等，暂可忽略）
d，active：
pin的触发类型high（高电平），low（低电平）
e，nc：
填入空脚的标号
f，total：
此类型的所有pin脚数
g，以下暂略
symbol中：
a，logicalname：
对应package中的name
b，type：
对应package中的type
c，position：
pin脚在器件中位置（left,right,top,bottom）
d，pintext：
pin在器件中显示的name（对应package中的pin，但可重复，比如package中
的gnd1和gnd2都可设为gnd）
e，active：
对应package中的active修改：
用partdeveloper打开要修改的器件，*选择edit/restrictchanges（若不选择，则器件被保护，修改后存盘无效），一般修改：
a，package中相应pin的标号和name
b，pin的active类型
c，symbol中各pin脚的顺序（pin脚的顺序在第一次存盘后再次打开会被改变，对于较多pin脚的器件，如232pins，修改较繁琐，故尽力保证的一次的成功率。
pin脚在器件中的排列顺序是根据symbol中的顺序而定，故symbol中pin脚的顺序一定要正确，若有错需修改，选中pin按ctrl键配合上下键标可移动pin脚位置。
4.画电原理图时为什么Save及打包会出错?
当保存时出错，主要原因可能是：
所画的信号线可能与元件的pin脚重合，或信号线自身重合;
信号线重复命名;
信号线可能没有命名;
在高版本中（版本14.0以上）中，自己所创建的库不能与系统本身带有的库名字相同;
建库时，封装原件的管脚个数与原件库的管脚个数不同。
打包时会出错的原因则有可能是所做的封装类型与元件不匹配（如pin脚的个数，封装的类型名等）。
5.在电原理图中怎样修改器件属性及封装类型?
在菜单Text下拉菜单中选择Attribute特性，然后点击器件，则弹出一Attribute窗口，点击Add按钮，则可以加入name,value,JEDEC_TYPE（封装类型）等属性。
6.如何在PadDesign中定义Pad/via?
及如何调用*.pad?
在paddesign中，建立pad时，type选single类型，应该定义下面几层的尺寸：
beginlayer（有时是endlayer）,soldermask和pastemask。
建立Via时，type一般选through，定义drillhole的尺寸和所有的layer层（注意定义thermalrelief和antipad）以及soldermask。
一般Pastemask和Regular一样大，soldmask比layer的尺寸大几个Mil，而thermalrelief和antipad比regularpad的尺寸大10Mil以上。
7.做封装库要注意些什么?
做封装既可以在Allegro中File->
New->
packagesymbol，也可以使用Wizard（自动向导）功能。
在这个过程中，最关键的是确定pad与pad的距离（包括相邻和对应的pad之间），以确保后期封装过程中元器件的Pin脚能完全的无偏差的粘贴在Pad上。
如果只知道Pin的尺寸，在设计pad的尺寸时应该比Pin稍大，一般width大1.2~1.5倍，length长0.45mm左右。
除了pad的尺寸需特别重视外，还要添加一些层，比如SilkScreen_top和Bottom，因为在以后做光绘文件时需要（金手指可以不要），RefDes也最好标注在Silkscreen层上，同时注意丝印层不要画在Pad上。
还应标志1号pin脚的位置，有一些特殊的封装，比如金手指，还可以加上一层Viakeepout，或者routekeepout等等，这些都可以根据自己的要求来添加。
操作上要注意的是建好封装后，一定不要忘了点击Createsymbol，不然没有生成*.psm文件，在Allegro就无法调用。
8.为什么无法Import网表?
在Allegro中File选项中选Import―――>
logic，在importlogictype选HDL-concept，注意在Importfrom栏确认是工作路径下的packaged目录，系统有可能自动默认为是physical目录。
9.怎么在Allegro中定义自己的快捷键?
在allegro下面的空白框内，紧接着command>
提示符，打入aliasF4（快捷键）roomout（命令）。
或者在Cadence安装目录/share/pcb/text里有个env文件，用写字板打开，找到Alias定义的部分，进行手动修改既可。
10.怎么进行叠层定义?
在布线完成之后如何改变叠层设置?
在Allegro中，选Setup-?
Cross-section。
如果想添加层，在Edit栏选Insert，删除为del，材料型号，绝缘层一般为FR-4，Etch层为Copper，层的类型，布线层选Conductor，铺铜层为Plane，绝缘层为Dielectric，EtchSubclassName分别为Top，Gnd，S1，S2，Vcc，Bottom。
FilmType一般选择Positive，plane层选择Negative。
如果布线完成之后，发现叠层设置需要改动。
比如原来设置的为3，4层是plane层，现在需要改为2，5层，不能简单的通过重命名来改变，可先在2，5层处添加两层plane层，然后将原来的plane层删除。
11.为什么在Allegro布局中元器件在列表中不显示或者显示而调不出来?
首先确定Psmpath，padpath的路径有没有设置，如果没有设置可以在Partdevelop里设置，或者在env文件中手动添加。
也有可能器件在列表中存在，但是无法调出，可检查该器件所用到的*.pad文件及封装库文件*.dra,*.psm是否存在于你的工作目录×
×
/physical里。
另外还有一种可能就是页面太小，不够摆放器件，可以在setup-?
drawsize中调整。
12.为什么器件位置摆放不准确，偏移太大?
主要是因为Grids设置的问题，可在setup-grids中将每一层的Etch及Non-etch的grids的X、Y的spacing间隔调小。
对于一些对位置要求比较严格的器件，比如插槽，金手指等用于接口的元器件，则应该严格按照设计者给定的位置尺寸，在命令行里用坐标指令进行定位。
如：
x12003000。
13.怎样做一个Mechanicalsymbol，以及如何调用?
Allegro中File-?
new，在drawingtype中选择Mechanicalsymbol。
主要是为了生成PCB板的外框模型，在这里面虽然也可以添加pad，但是没有管脚对应关系。
Mechanicalsymbol完成以后，生成*.dra文件。
在Allgro中调用时，选择bysymbol―>
mechanical。
注意右下角的library前面的勾打上。
14.在布局后如何得到一个整理后的所有元件的库?
如果嫌physical目录下各类文件过分繁冗，想删除一些无用的文件，或者只有一个*.brd文件，想获取所有的元件及pad封装库的信息，可以采用这种办法：
将*.brd另存在一个新的目录下，在File->
选export->
libraries，点中所有选项，然后export，即可在你的新目录下生成所有的*.pad,*.psm,*.dra文件。
15.如何定义线与线之间距离的Rule?
我们以定义CLK线与其它信号线之间的距离为例：
在Allegro中：
setup->
constraints，在spacingruleset中点setvalues。
首先add一个constraintsetname，比如我们取名为CLOCK_NET，然后就在下面定义具体需要遵守的规则。
比如linetoline我们定义为10mil。
接着在allegro主窗口的edit菜单下选择properties，会跳出你的Control工具栏，在findbyname中选择net，在右下角点击more。
在新弹出的窗口的列表中选择你所想规定的CLK线，如CK0、CK1、CK2等等，确定右边的selectedobjects中以选中所有的线，点Apply。
又会出现一个新窗口，在左边的availableproperties中选择NET_SPACING_TYPE，在左边给它赋值（名字随意），比如CLK。
回到setup->
constraints，在刚才setvalues的下面点击Assignmenttable，即可将所定义的规则赋给所选用的net。
在Specctra中，可先选中所要定义间距的信号线（select—>
nets->
bylist），然后在rules中选selectednet->
clearance,在该窗口可定义一系列的布线规则，比如要定义线与线之间的间距，可在wire-wire栏定义，注意，当点Apply或者OK之后，该栏仍然显示-1（意思是无限制），只要看屏幕下方的空白栏，是否有定义过的信息提示。
17.如何在CCT中定义走线最大最小距离?
同上面定义间距的方法类似，在选中所要定义的线之后，rules->
selectednet->
timing，则可以在minimumlength和maximumlength中定义走线的最长最短长度限制，也可以用时间延迟为限制来定义。
还有一种方法就是在SpecctraQuest中提取某一根信号线的拓补结构作为模型，在里面定义各段导线的长度限制，然后生成rule文件，可以约束相同类型信号线的走线。
18.在CCT中如何进行一些保存读盘操作（颜色设置、规则保存）?
在Specctra里，可用file->
write->
session来保存当前布线，用file->
rulesdidfiles来保存规则文件，调用
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