EDA可校时数字钟设计docWord格式.docx
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K2=1时,进行秒十位校时;
K3=1时,进行分个位校时;
K4=1时,进行分十位校时。
5)具有报时功能,每十分钟报时一次。
6)用Quartusii软件对设计电路进行仿真,并下载到EDA实验板上对其功能进行验证。
工作原理:
数字计时器由分频模块、校时模块、计时模块、动态显示模块、报时模块等几部分组成,分频模块将电路板给予的8HZ的基准时钟信号分成电路所需要的频率,校时模块通过校时电路进行快速校分校秒,计分计秒模块与动态显示模块相连,从而将分秒显示在七段数码管上。
其原理如图1所示:
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图1总原理图
总图及仿真结果:
顶层原理图(总图)如图2所示:
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图3顶层仿真图
各模块说明:
1.分频模块:
分频模块将EDA实验板提供的8hz和25Mhz时钟信号分频,得到所需的频率。
实验中需要1hz作为计分计秒的时钟信号,所以我们需要将8HZ的信号进行八分频。
同时需要250hz作为报时的时钟信号,所以需要将25Mhz的信号进行10000分频。
a)八分频:
该分频由VHDL语言编程,实验了对8HZ信号的八分频,从而得到1HZ的信号。
原理图如图4所示:
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图4八分频的VHDL语言
波形图如图5所示:
图5八分频仿真图
最后利用原理图产生的可八分频的元器件(如图6所示):
b)十分频:
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图8十分频仿真图
10000分频可由4个十分频电路级联而成,最后封装电路可得(如图9所示):
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图910000分频元器件
2.计时模块:
计时电路包括秒,分两个模块,秒与分可以进行进位。
秒和分都是一个模六十计数器,设计采用的是同步计数器,所以它们所接的时钟信号均为1H乙
a)秒计时电路(如图10所示):
当秒计时到59秒时有四与非门输出一个低电平将秒个位和秒十位置零,同时变换此低电平为高作为进位信号传递给分个位。
波形图如图11所示:
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图11秒计时仿真图
封装秒计时电路可得(如图12所示):
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图12秒计时元器件
b)分计时电路(如图13所示):
图13分计时电路原理图
分计时电路图与秒计时电路相似,不同的是分计时清零的条件不仅秒计时要到59,分计时也要到59,故清零信号的输入还要添加秒计时模块的输出。
波形图与秒计时电路类似。
封装分计时电路可得(如图14所示):
3.动态显示模块:
此模块用于数码管的动态显示,此实验需要四个数码管参与显示,将秒个位、秒十位、分个位、分十位分别于显示译码器7448相连,从而在实验板上显示出来。
原理图如图15所示:
图15动态显示电路原理图
4.校时模块:
校秒电路与校分电路一样
原理图如图16所示:
图16校时电路原理图
当js2=0时,电路输出1HZ的脉冲供给秒计时模块和分计时模块正常工作;
当js2=1时,通过按动K5对数字钟进行校时。
为了防止拨开关时引发的颤动对校时产生影响,故在电路中加入了消颤的D锁存器。
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图17校时元器件
5.报时模块
数字计时器每记10分钟,利用250hz的时钟信号使蜂鸣器响一次。
原理图如图18所示:
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图18报时电路原理图
封装报时电路可得(如图19所示):
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图19报时元器件
调试、编程下载:
选择“Processing-startcomplication"
进行全编译,编译后进行管脚分配,并且将未用到的管脚置于高阻态,最后把程序下载到EDA实验板上,实验板上显示及操作结果正确。
实验中遇到的问题解决办法:
本次实验中出现了一些问题,在设计原理图及编辑程序时不够仔细,导致调试时出现错误。
以下是实验中遇到的问题以及解决办法:
1.用VHDL语言编辑程序
本实验中的八分频是由VHDL编辑而成,因为我本身对VHDL语言的不熟悉,导致分频时出现错误,后经过咨询老师和网上查询资料,顺利地解决了问题。
2.显示译码问题
在编辑过程,因找不到合适的显示译码器,而在调试过程中出现乱码现象。
后通过网上查询资料,用了7448七段显示译码器,解决了问题。
3.消颤问题
在调试校时模块时发现拨动开关数字显示跳动不正常,后发现是开关拨动产生抖动造成的,于是给电路加上了消颤的D锁存器,从而解决了问题。
实验的收获与感受:
这一次的EDA可校时数字钟设计,大部分依靠自己查询资料和自学完成,也经过了老师的悉心指导。
让我更加掌握了数字逻辑电路方面的知识,也适应了Quartusii软件和EDA实验板的用法。
体会到了做实验的不易,一点小差错就会导致整个实验结果发生错误,并且查找错误的过程非常不容易,让我学会更加仔细的去做一件事,同时也锻炼了我发现问题和解决问题的能力。
更重要的也是体会到了实验成功时的那一份兴奋与满足感。