SerDes知识详解.docx

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SerDes知识详解

SerDes知识详解

一、SerDes的作用

并行总线接口

在SerDes流行之前,芯片之间的互联通过系统同步或源同步的并行接口传输数据,图演示了系统和源同步并行接口。

随着接口频率的提高，在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。

Ø时钟抵达两个芯片的传播延时不相等（clockskew）

Ø并行数据各个bit的传播延时不相等（dataskew）

Ø时钟的传播延时和数据的传播延时不一致（skewbetweendataandclock）

尽管能够通过在目的芯片（chip#2）内用PLL补偿时钟延时差（clockskew），可是PVT转变时，时钟延时的转变量和数据延时的转变量是不一样的。

这又进一步恶化了数据窗口。

源同步接口方式中，发送侧Tx把时钟伴随数据一路发送出去,限制了clockskew对有效数据窗口的危害。

通常在发送侧芯片内部，源同步接口把时钟信号和数据信号作一样的处置，也确实是让它和数据信号通过相同的途径，维持相同的延时。

如此PVT转变时，时钟和数据会朝着同一个方向增大或减小相同的量,对skew最有利。

咱们来做一些合理的典型假设，假设一个32bit数据的并行总线，  

a）发送端的数据skew=50ps                        ---很高的要求

b）pcb走线引入的skew=50ps                      ---很高的要求

c）时钟的周期抖动jitter=+/-50ps               ---很高的要求

d）接收端触发器采样窗口=250ps             ---XilinxV7高端器件的IO触发器

能够大致估量出并行接口的最高时钟=1/（50+50+100+250）=（DDR）或（SDR）。

利用源同步接口，数据的有效窗口能够提高很多。

通常频率都在1GHz以下。

在实际应用中能够见到如接口的时钟能够高达DDR700MHzx16bits位宽。

DDRMemory接口也算一种源同步接口，如DDR3在FPGA中能够做到大约800MHz的时钟。

要提高接口的传输带宽有两种方式，一种是提高时钟频率，一种是加大数据位宽。

那么是不是能够无穷制的增加数据的位宽呢？

这就要牵涉到另外一个超级重要的问题-----同步开关噪声（SSN）。

那个地址不讨论SSN的原理，直接给出SSN的公式：

SSN=L*N*di/dt。

L是芯片封装电感，N是数据宽度，di/dt是电流转变的斜率。

随着频率的提高，数据位款的增加，SSN成为提高传输带宽的要紧瓶颈。

图是一个DDR3串扰的例子。

图中低电平的理论值在0V,由于SSN的阻碍，低电平表现为震荡，震荡噪声的最大值达610mV，因此噪声余量只有2-610mV=140mV。

                                                     Figure  DDR3串扰演示

因此也不可能靠无穷的提高数据位宽来继续增加带宽。

一种解决SSN的方法是利用差分信号替代单端信号，利用差分信号能够专门好的解决SSN问题，代价是利用更多的芯片引脚。

利用差分信号仍然解决不了数据skew的问题，专门大位宽的差分信号再加上严格的时序限制，给并行接口带来了专门大的挑战。

SerDes接口

源同步接口的时钟频率已经碰到瓶颈，由于信道的非理想（channel）特性，再继续提高频率，信号会被严峻损伤，就需要采纳均衡和数据时钟相位检测等技术。

这也确实是SerDes所采纳的技术。

SerDes（Serializer-Deserializer）是串行器和解串器的简称。

串行器（Serializer）也称为SerDes发送端（Tx），（Deserializer）也称为接收端Rx。

是一个N对SerDes收发通道的互连演示,一样N小于4。

能够看到，SerDes不传送时钟信号，这也是SerDes最专门的地址，SerDes在接收端集成了CDR（ClockDataRecovery）电路，利用CDR从数据的边沿信息中抽取时钟，并找到最优的采样位置。

SerDes采纳差分方式传送数据。

一样会有多个通道的数据放在一个group中以共享PLL资源，每一个通道仍然是彼此独立工作的。

SerDes需要参考时钟（ReferenceClock），一样也是差分的形式以降低噪声。

接收端Rx和发送端Tx的参考时钟能够许诺几百个ppm的频差（plesio-synchronoussystem），也能够是同频的时钟，可是对相位差没有要求。

作个简单的比较，一个SerDes通道（channel）利用4个引脚（Tx+/-,Rx+/-）,目前的FPGA能够做到高达28Gbps。

而一个16bits的DDR3-1600的线速度为*16=25Gbps,却需要50个引脚。

此对照能够看出SerDes在传输带宽上的优势。

相较源同步接口，SerDes的要紧特点包括:

ØSerDes在数据线中时钟内嵌,不需要传送时钟信号。

ØSerDes通过加重/均衡技术能够实现高速长距离传输，如背板。

ØSerDes利用了较少的芯片引脚

 中间类型

也存在一些介于SerDes和并行接口之间的接口类型，相对源同步接口而言，这些中间类型的接口也利用串行器（Serializer）解串器（Deserializer），同时也传送用于同步的时钟信号。

这种接口如视频显示接口7:

1LVDS等。

二、SerDes结构（architecture）

SerDes的要紧组成能够分为三部份，PLL模块，发送模块Tx，接收模块Rx。

为了方便保护和测试，还会包括操纵和状态寄放器，环回测试，PRBS测试等功能。

见图。

FigureBasicBlocksofatypicalSerDes

图中蓝色背景子模块为PCS层，是标准的可综合CMOS数字逻辑，能够硬逻辑实现，也能够利用FPGA软逻辑实现，相对照较容易被明白得。

褐色背景的子模块是PMA层，是数模混合CML/CMOS电路，是明白得SerDes区别于并行接口的关键，也是本文要讨论的内容。

发送方向（Tx）信号的流向:

FPGA软逻辑（fabric）送过来的并行信号，通过接口FIFO（InterfaceFIFO），送给8B/10B编码器（8B/10Bencoder）或扰码器（scambler），以幸免数据含有太长连零或连1。

以后送给串行器（Serializer）进行并->串转换。

串行数据通过均衡器（equalizer）调理，有驱动器（driver）发送出去。

接收方向（Rx）信号的流向,外部串行信号由线性均衡器（LinearEqualizer）或DFE（DecisionFeedbackEqualizer裁决反馈均衡）结构均衡器调理，去除一部份确信性抖动（Deterministicjitter）。

CDR从数据中恢复出采样时钟，经解串器变成对齐的并行信号。

8B/10B解码器（8B/10Bdecoder）或解扰器（de-scambler）完成解码或解扰。

若是是异步时钟系统（plesio-synchronoussystem），在用户FIFO之前还应该有弹性FIFO来补偿频差。

补充：

均衡器

在通信系统的基带或中频部份插入的，能够减少码间干扰，起到补偿作用的。

分为频域均衡器和时域均衡器。

频域均衡器

频域均衡器利用可调滤波器的频率特性来弥补实际信道的幅频特性和群延时特性，使包括均衡器在内的整个系统的总频率特性知足无码间干扰传输条件。

时域均衡器

时域均衡器是直接从时刻响应角度考虑，使包括均衡器在内的整个传输系统的冲激响应知足无码间干扰条件。

频域均衡知足奈奎斯特整形定理的要求，仅在裁决点知足无码间干扰的条件相对宽松一些。

因此，在数字通信中一样时域均衡器利用较多。

时域均衡器能够分两大类：

线性均衡器和非线性均衡器。

若是接收机中裁决的结果通过反馈用于均衡器的参数调整，那么为非线性均衡器；反之，那么为线性均衡器。

在线性均衡器中，最经常使用的均衡器结构是线性横向均衡器，它由假设干个抽头延迟线组成，延不时刻距离等于码元距离。

非线性均衡器的种类较多，包括裁决反馈均衡器（DFE）、最大似然（ML）符号检测器和最大似然序列估量等。

PLL负责产生SerDes各个模块所需要的时钟信号,并治理这些时钟之间的相位关系。

以图中线速度10Gbps为例,参考时钟频率250MHz。

Serializer/Deserializer至少需要5GHz0相位时钟和5GHz90度相位时钟，1GHz（10bit并行）/（8bit并行）时钟等。

一个SerDes通常还要具调试能力。

例如伪随机码流产生和比对，各类环回测试，操纵状态寄放器和访问接口，LOS检测,眼图测试等。

串行器解串器（Serializer/Deserializer）

串行器Serializer把并行信号转化为串行信号。

Deserializer把串行信号转化为并行信号。

一样地，并行信号为8/10bit或16/20bit宽度，串行信号为1bit宽度（也能够分时期串行化，如8bit->4bit->2bit->equalizer->1bit以降低equalizer的工作频率）。

采纳扰码（scrambled）的协议如SDH/SONET,SMPTESDI利用8/16bit的并行宽度，采纳8B/10B编码的协议如PCIExpress,GbE利用10bits/20bits宽度。

一个4:

1的串行器如图xxx所示。

8:

1或16:

1的串行器采纳类似的实现。

实现时，为了降低均衡器的工作频率，串行器会先把并行数据变成2bits，送给均衡器equalizer滤波，最后一步再作2:

1串行化，本文后脸部份都按1bit串行信号说明。

一个1:

4的解串器如下图，8:

1或16:

1的解串器采纳类似的实现。

实现时，为了降低均衡器（DFEbasedEqualizer）的工作频率，DFE工作在DDR模式下，解串器的输入是2bit或更宽，本文后脸部份都按1bit串行信号说明。

Serializer/Deserializer的实现采纳双沿（DDR）的工作方式，利用面积换速度的策略，降低了电路中高频率电路的比例，从而降低了电路的噪声。

接收方向除Deserializer之外，一样带有还有对齐功能逻辑（Aligner）。

相对SerDes发送端，SerDes接收端起始工作的时刻是任意的，接收器正确接收的第一个bit可能是发送并行数据的任意bit位置。

因此需要对齐逻辑来判定从什么bit位置开始，以组成正确的并行数据。

对齐逻辑通过在串行数据流中搜索特点码字（AlignmentCode）来决定串并转换的起始位置。

比如8B/10B编码的协议通经常使用（正码10’b11，负码10’b0001111100）来作为对齐字。

图为一个对齐逻辑的演示。

通过滑窗，逐bit比对，以找到对齐码（Align-Code）的位置，通过量次在相同的位置找到对齐码以后，状态机锁定位置并选择相应的位置输出对齐数据。

发送端均衡器（TxEqualizer）

SerDes信号从发送芯片抵达接收芯片所通过的途径称为信道（channel），包括芯片封装，pcb走线，过孔，电缆，连接器等元件。

从频域看，信道能够简化为一个低通滤波器（LPF）模型，若是SerDes的速度大于信道（channel）的截止频率，就会必然程度上损伤（distort）信号。

均衡器的作用确实是补偿信道对信号的损伤。

发送端的均衡器采纳FFE（Feedforwardequalizers）结构，发送端的equalizer也称作加重器（emphasis）。

加重（Emphasis）分为去加重（de-emphasis）和预加重（pre-emphasis）。

De-empha