ISE101软件操作步骤Word文档格式.docx

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2新建一个工程

会看到如下对话框

选择newsource之后将会看到如下对话框

给文件添加工程名，选择VerilogModule,注意filename的工程名要加后缀.v,选择next，一直到finish。

然后将会看到如下界面

2添加程序

1选择合适的程序输入进去，注意保存。

2再在sourcefor的空白处单击，新建一个newsource

选择后，将会看到如下对话框

选择testbenchwaveform，filename的文件名加下划线，作为与其他文件的区分。

然后一直next，直到看到如下对话框。

在InitialLengthofTestBench中可以选择所要仿真的时间长度。

点击finish后就会看到如下界面。

有蓝色部分的是可以选择的，你能选择你所需要仿真的数据。

3仿真程序

1选定后，点击Source框下的的Sourcefor，如下图所示。

选择Sourcefor选项下地BehavooralSimulation。

Processes框下的Processes

然后再在Source框下选择lizi.v。

打开XilinxISESimiltor下的子文件，双击SimilateBehavioralModel，进行仿真。

在最下面的栏目中将会显示程序运行得进度，以及是否会出现错误。

仿真完成后就会出现如下界面

4给文件加核

Source框下的空白处右击，添加一个sourcefor文件，与前面相同,然后会看到如下对话框。

选择你所需要添加的核，注意filename的文件名必须是你所添加的核的文件名。

然后选择next，会出现如下对话框。

选择你添加的核，点击next，直到出现如下对话框

在NemberofControlParts下选择所需要添加的核的个数，然后finish.

添加成功的核会显示在Source框中，如下图所示

添加其他核的步骤也是这样，不同的是改变NemberofControlParts选项中的数字。

5Constraints

1添加时钟，在Processes中选择UserConstraints下的“FloorplanIO”并双击。

在弹出的对话框中，然后将时钟CLK托动到“AJ15”然后关闭对话框保存就可以完成对时钟的添加了。

（如果是组合逻辑，就不需要时钟约束）

6synthesizeyourdesign

在ISE里进行综合，在processes窗口中双击Synthesize—XST，如果有错误就按照报错点修改，直到没有错误。

7implementyourdesign

双击“ImplementDesign”实现设计。

8GenerateProgrammingFile

双击“GenerateProgrammingFile”生成bit文件

9AnalyzeDesignUsingChipscope

1试在Processes窗口中选择双击“AnalyzeDesignUsingChipscope”进入ChipScopeProAnalyzer窗口，点击

图标检查连接情况。

2然后下载bit文件到板子上，单击菜单栏中的“Device”，在下拉菜单中选择所用器件，在所用器件名上右击然后选“Configure”，在弹出的对话框中单击“SelectNewFile”，在工程目录中选择.bit文件，单击打开。

3双击VIOConsole，进入VIOConsle窗口，进行观测调试，验证实验的准确性。