数字逻辑电路硬件实践.docx

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数字逻辑电路硬件实践

第1章数字逻辑电路硬件实践

1.1TTL集成逻辑门的测试与使用

一、实验目的

1．掌握TTL集成与非门逻辑功能的测试方法；

2．熟悉TTL与非门主要参数的测试方法；

3．掌握通用实验箱的基本功能和使用方法。

二、实验原理

1．与非门的逻辑功能

实验使用的TTL集成与非门74LS20是双4输人与非门。

即在一块集成块内含有两个互相独立的与非门，每个与非门有4个输入端。

芯片的引脚排列如图1-1-1所示。

其逻辑功能可描述为：

当输入端有一个或一个以上是低电平时，输出端为高电平；只有当输入端全部为高电平时，输出端才为低电平。

逻辑表达式为：

。

逻辑符号如图l-1-2所示。

注意：

TTL电路对电源电压要求较严，电源电压Vcc只能允许在+5V±10%的范围内工作。

超过5.5V将损坏器件；低于4.5V器件的逻辑功能将不正常。

图1-1-174LS20芯片引脚图图l-1-2与非门逻辑符号

2．TTL与非门的主要参数

（1）低电平输出电源电流ICCL和高电平输出电源电流ICCH。

与非门处在不同的工作状态，电源提供的电流是不同的。

低电平输出电源电流ICCL是指：

所有输入端悬空、输出端空载时，电源提供给器件的电流。

高电平输出电源电流ICCH则是指：

每个门各有一个以上的输入端接地、输出端空载时电源提供给器件的电流。

电源电流的大小表示了器件静态功耗的大小，通常ICCL>>ICCH。

器件的最大功耗为

PM=VCCICCL

器件的平均功耗为

PAV=（ICCL+ICCH）VCC

手册中提供的电源电流或功耗的值是指整个器件的数值。

例如，对于一个74LS20双4输入端与非门器件，是指两个门的总的电源电流或功耗值。

ICCL的测试电路图见图l-1-3a。

（2）低电平输入电流IIL和高电平输入电流IIH

低电平输入电流IIL是指：

被测输入端的输入电压VIL≤0．4V、其余输入端悬空，输出端空载时，由被测输人端流出的电流值。

测试时，把被测输入端接地，可以测得与非门的输入短路电流IIS，此值可近似地代替IIL值。

测试电路图见图l-1-3b。

高电平输入电流IIH是指：

被测输人端接至+5V电源（高电平），其余输入端接地，输出端空载时，流入被测输入端的电流值。

图l-1-3TTL与非门静态参数测试电路图

（3）电压传输特性

电压传输特性是反映输出电压Vo与输入电压Vi之间关系的特性曲线。

测试电路图见图1-1-3c。

从电压传输特性曲线上可以直接读得下述各参数值。

①输出高电平电压值VOH是指与非门有一个以上输入端接地时的输出电压值。

当输出端接有拉电流负载时，VOH值将下降。

其允许的最小输出高电平电压值VOH（min）=2．4V。

②输出低电平电压值VOL是指与非门的所有输入端悬空时的输出电压值。

当输出端接有灌电流负载时，VOL值将升高。

其允许的最大输出低电平电压值VOL（max）=0．4V。

③最小输入高电平电压值VIH（min）是指当输入电压大于此值时，输出必为低电平。

通常VIH（min）＜2．0V。

④最大输入低电平电压值VIL（max）是指当输入电压小于此值时，输出必为高电平。

通常VIL（max）＞0．8V。

⑤阈值电压值VT是指与非门电压传输特性曲线上，VOH（min）与VOL（max）间迅速变化段中点附近的输入电压值。

当与非门工作在这一电压附近时，输入信号的微小变化，将导致电路状态的迅速改变。

由于不同系列器件内部电路结构不同，故VT=1．0～1．5V不等。

⑥高电平直流噪声容限VNH和低电平直流噪声容限VNL直流噪声容限是指在最坏条件下，输人端所允许的输入电压变化的极限范围。

它表示驱动门输出电压的极限值和负载门所要求的输入电压极限值之差。

图1-1-4表示了两个与非门相连时直流噪声容限情况。

由图可知，高电平直流噪声容限为VNH=VOH（min）－VIH（min），低电平直流噪声容限为VNL=VIL（max）一VOL（max），通常VNH与VNL均应大于或等于400mV。

图1-1-4直流噪声容限情况

（4）扇出系数No

No是指电路能驱动同类门电路的数目，用以衡量电路的负载能力：

No=IOLMAX／IIL

No的大小主要受输出低电平时输出端允许灌入的最大负载电流的限制。

VOL随负载电流增加而上升。

当VOL上升到VOL（max）时。

此时的输出电流IOL就是该电路允许的最大负载电流。

式中的IIL是同类门允许的最大输入电流值。

IOL的测试电路图见图l-1-3d。

（5）平均传输延迟时间tpd

传输延迟时间是指输入波形边沿的0．5Vm点至输出波形对应边沿的0．5Vm点的时间间隔，用以衡量门电路的开关速度。

由于TTL门电路的延迟时间较小，直接测量时对信号发生器和示波器的性能要求较高，故采用测量由奇数个与非门组成的环形振荡器的振荡周期T来求得，忽略了与非门的上升沿延迟时间和下降沿延迟时间的差别，用平均传输延迟时间表示。

其测试电路图见图l-1-5。

图l-1-5tpd测试电路

电路由3个与非门组成。

其工作原理是：

假设电路在接通电源后某一瞬间，电路中的A点为逻辑1；经过一级门的延迟时间，使B点为逻辑0；又经过一级门的延迟时间，使C点为逻辑1；再经过一级门的延迟时间，使A点由原来的逻辑1变为逻辑0。

因此经过3级门的延迟时间，A点电平发生了一次变化。

同理可知，再经过3级门的延迟时间A点电平又重新回到逻辑1。

电路的其他各点电平也在不断地变化着，说明电路产生振荡。

从分析可知：

要使某一点发生一个周期的振荡，必须要经过6级门的延迟时间。

因此平均传输延迟时间为

tpd=T／6

实验使用的各种与非门的特性参数见表l-1-l。

表中提供的参数规范值是在一定的测试条件下获得的，仅供实验时参照。

表题中使用的’000、’004、’020是CT系列数字尾数，表示品种代号。

表中的电流值，以流进器件内部的取正值，流出器件的取负值。

表1-1-l’000、’004、’020参数规范

逻辑门及其组成电路的静态逻辑功能测试，就是测试电路的真值表。

电路的各输人端由数据开关提供0与1信号；在输出端，用由发光二极管组成的逻辑指示器显示，按真值表逐行进行测试，据测得的真值表可以对应地画出电路各输入、输出端的工作波形图。

三、预习与思考

1．查阅双四输入与非门74LS20的引脚排列图。

2．怎样用4输入端与非门实现2输入与非功能？

3．怎样用4输人端与非门实现8输人与非功能？

4．为什么说TTL与非门输人端是空相当于逻辑高电平？

5．分别说明TTL与非门、或非门和与或非门的各输人端不使用时应如何处置？

6．两个普通TTL与非门的输出端是否可以直接连在一起使用？

为什么？

四、实验任务

1．测试74LS20的主要参数

按图1-1-3所示电路进行各项测试，并将测试结果记入表1-1-2中

表1-1-2

ICCL/mA

IIL/mA

IOL/mA

NO

Tpd/ns

参照图1-1-3c所示电路逐点测试电压传输特性，并将结果记入表1-1-3中。

表1-1-3与非门电压传输特性记录

Vi/V

0.30

0.70

1.00

1.50

2.00

Vo/V

0.4

2．测量图l-1-6中所示各电路的逻辑功能，并根据测试结果，写出它们的逻辑表达式。

图l-1-6实验任务3逻辑图

3．用与非门设计一个四人无弃权表决器，需要有三分之二以上赞成才获通过。

检测所设计电路的逻辑功能。

（选做内容）

五、实验设备与器材

1．二踪示波器1台

2．晶体管直流稳压电源1台

3．数字电路实验箱

4．万用电表及工具1套

5．主要器材：

74LS203只；电位器（1k）l只，电阻若干

六、实验报告要求。

1．画出完整的参数测试电路图，记录、整理测试数据，并对结果进行分析。

2．在方格坐标纸上绘出实测的电压传输特性，贴在相应内容中，并从中读出各有关参数值。

3．选做内容应有设计过程和设计逻辑图，记录实测的结果，并进行分析。

1.2用SSI设计组合逻辑电路

一、实验目的

1．掌握用SSI设计组合逻辑电路的方法及其调试；

2．观察组合电路中的冒险现象。

二、实验原理

1．组合逻辑电路设计的一般步骤；

1）根据任务要求分析确定逻辑变量并列出真值表；

2）根据真值表写出逻辑函数表达式，并化简；

3）选择标准器件实现简化后的逻辑函数。

逻辑化简是组合逻辑设计的关键步骤之一。

为了使电路结构简单和使用器件较少，往往要求逻辑表达式尽可能简化。

由于实际使用时要考虑电路的工作速度和稳定可靠等因素，在较复杂的电路中，还要求逻辑清晰易懂，所以最简设计不一定是最佳的。

但一般说来，在保证速度、稳定可靠与逻辑清楚的前提下，尽量使用最少的器件，以降低成本，是逻辑设计者的任务。

2．组合电路中的冒险

组合逻辑设计过程通常是在理想情况下进行的，即假定一切器件均没有延迟效应。

但是实际上并非如此，信号通过任何导线或器件都需要一个响应时间。

例如，一般中速TTL与非门的延迟时间为10～20μs。

而且由于制造工艺上的原因，各器件的延迟时间离散性很大，往往按照理想情况设计的逻辑电路，在实际工作中有可能产生错误输出。

一个组合电路，在它的输入信号变化时，输出出现瞬时错误的现象称为组合电路的冒险现象。

组合电路的冒险现象有两种，一种称为函数冒险（即功能冒险），另一种称为逻辑冒险。

当电路有两个或两个以上变量同时发生变化时，变化过程中必然要经过一个或数个中间状态，如果这些中间状态的函数值与起始状态和终了状态的函数值不同，就会出现瞬时的错误信号。

由于这种原因造成的冒险称为函数冒险，显然这种冒险是函数本身固有的。

逻辑冒险是指，在一个输入变量发生变化时，由于各传输通路的延迟时间不同导致输出出现瞬时错误。

本实验着重对逻辑冒险中的静态0型冒险进行研究（组合电路的静态0型冒险是指，在输出恒等于1的情况下，出现瞬时0输出的错误现象），分析和判断一个逻辑函数在其中一个输入变量（例如，设变量为A）发生变化时，电路是否可能出现险象，险象的脉冲宽度是多少，如何消除险象等。

3．消除冒险情况的方法。

竞争冒险的消除方法有多种，可根据情况加以选择。

1）修改逻辑设计，增加校正项（冗余项）法

①对于函数的与或表达式，可以通过对除变量A以外的其他变量逐个进行赋值，若能使表达式出现F＝A＋时，则表示电路在变量A发生变化时可能存在0型冒险。

为了消除此冒险，一般可以增加校正项，该校正项就是被赋值各变量的乘积项。

②对于函数的卡诺图，分析发现若有两个被圈项的圈相切，相切部分之间相应的变量发生变化时，函数可能存在冒险现象。

消除该险象的方法是增加把其两个相切部分圈在一起的一个圈项。

③对于与非门组成的逻辑图中，若变量A通过两条传输路径（分别经过的门数量差为奇数）后，驱动同一个门电路，若在给其他各变量赋一定的值后，使这两条路径是畅通的，则A变量发生变化时，可能会出现冒险现象。

假定每个门的平均传输延迟时间均为1tpd，那么两条路径经过门的数量差乘以tpd就是险象脉冲的可能宽度。

显然被赋值的各变量乘积项，就是消除该冒险现象时应增加的校正项。

2）在输入端引入封锁负脉冲或选通正脉冲法

由于组合电路的冒险现象是在输入信号变化过程中发生的，因此可以设法避开这一段时间，待电路稳定后再让电路正常输出。

具体办法有：

①在存在冒险现象的与非门的输入端引进封锁负脉冲。

当输入信号变化时，将该门封锁（使门的输出为1）。

②在存在冒险现象的与非门的输人端引进选通正脉冲。

选通脉冲不作用时，门的输出为1；选通脉冲到来时，电