基于verilog的数字秒表的设计实现Word文档下载推荐.doc
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0]
百分之一秒
hour[7:
4]
十分之一秒
hour[11:
8]
秒
Hour[15:
12]
十秒
Hour[19:
16]
分
hour[23:
20]
十分
（4）为了消除按键消抖问题，定义寄存器key-inner来存储按键key的输入信号，key-flag作为启动/暂停的转换标志，key-inner[0]出现一个下降沿时，key-flag取反一次，当key-flag为0时计数器启动，1时计数器暂停，当key-flag为1同时key-inner[1]为9时，计数器清零。
（5）定义18位寄存器count用于存放分频和扫描用的计数值。
50MHZ的时钟信号500000分频，得到100HZ的时钟信号，而计数器以50MHZ的时钟信号218分频扫描8个七段译码器。
2.实验原理框图
秒表设计原理框图50MHZ
Reg[1:
分频
扫描
显示
计数
100HZ
三、实验过程
1、秒表总程序：
moduledapeng（clk_50M,dig,seg,ena,key）;
input[1:
0]key;
inputclk_50M;
//输入频率为50MHZ的时钟
output[2:
0]dig;
//数码管位选
output[7:
0]seg;
//数码管段选
outputena;
//3-8译码器使能
reg[2:
0]dig,count3b;
reg[7:
reg[3:
0]disp_dat;
//定义显示数据寄存器
reg[18:
0]count;
//定义计数寄存器
reg[23:
0]hour;
//定义现在时刻寄存器
regclk100;
//50MHZ的时钟信号500000分频，得到100HZ的时钟信号
regkey_flag;
//启动/暂停的切换标志
reg[1:
0]key_inner;
assignena=0;
//按键输入缓存
always@（posedgecount[16]）
begin
key_inner<
=key;
end
always@（negedgekey_inner[0]）
key_flag=~key_flag;
//0.01秒信号产生部分，产生100HZ的时钟信号
always@（posedgeclk_50M）
if（count==249999）
begin
clk100<
=~clk100;
count<
=0;
end
else
count<
=count+1'
b1;
//数码管动态扫描显示部分
always@（posedgecount[10]）
count3b=count3b+1;
case（count3b）
3'
d7:
disp_dat=hour[3:
0];
d6:
disp_dat=hour[7:
4];
d5:
disp_dat=4'
ha;
d4:
disp_dat=hour[11:
8];
d3:
disp_dat=hour[15:
12];
d2:
d1:
disp_dat=hour[19:
16];
d0:
disp_dat=hour[23:
20];
default:
bxxxx;
endcase
dig=count3b;
always@（disp_dat）
case（disp_dat）
4'
h0:
seg=8'
h3f;
h1:
h06;
h2:
h5b;
h3:
h4f;
h4:
h66;
h5:
h6d;
h6:
h7d;
h7:
h07;
h8:
h7f;
h9:
h6f;
ha:
h40;
default:
bxxxxxxxx;
//计时处理部分
always@（posedgeclk100）//计时处理
if（!
key_inner[1]&
&
key_flag==1） //判断是否复位键
hour=24'
h0;
elseif（!
key_flag）
begin
hour[3:
0]=hour[3:
0]+1;
if（hour[3:
0]==4'
ha）
hour[3:
0]=4'
hour[7:
4]=hour[7:
4]+1;
if（hour[7:
4]==4'
begin
hour[7:
4]=4'
hour[11:
8]=hour[11:
8]+1;
if（hour[11:
8]==4'
begin
hour[11:
8]=4'
hour[15:
12]=hour[15:
12]+1;
if（hour[15:
12]==4'
h6）
begin
hour[15:
12]=4'
hour[19:
16]=hour[19:
16]+1;
if（hour[19:
16]==4'
begin
hour[19:
16]=4'
hour[23:
20]=hour[23:
20]+1;
end
if（hour[23:
20]==4'
20]=4'
end
end
end
end
endmodule
2.编译调试
编译后结果如下：
编译正确，接下来进行硬件测试。
3．硬件实现
根据如下各表绑定硬件引脚：
50MHZ晶振与FPGA管脚配置表
信号名称
对应FPGA管脚名称
功能说明
50MHZ
Pin_L1
50MHZClockinput
八位七段数码管接口与FPGA管脚配置表
FPGAI/O名称
核心板接口管脚号
Seg[0]
Pin_M6
JP1_28
7-Segdisplay“a”
Seg[1]
Pin_M5
JP1_27
7-Segdisplay“b”
Seg[2]
Pin_L8
JP1_26
7-Segdisplay“c”
Seg[3]
Pin_J4
JP1_25
7-Segdisplay“d”
Seg[4]
Pin_H6
JP1_24
7-Segdisplay“e”
Seg[5]
Pin_H5
JP1_23
7-Segdisplay“f”
Seg[6]
Pin_H4
JP1_22
7-Segdisplay“g”
Seg[7]
Pin_H3
JP1_20
7-Segdisplay“dp”
SEL[0]
Pin_N6
JP1_31
7-SegCOMportsetcle
SEL[1]
Pin_N4
JP1_30
SEL[2]
Pin_N3
JP1_29
按键开关模块接口与FPGA管脚配置表
S[0]
Pin_Y18
JP2_49
‘S1’Switch
S[1]
Pin_Y19
JP2_47
‘S2’Switch
S[2]
Pin_Y20
JP2_45
‘S3’Switch
S[3]
Pin_W20
JP2_43
‘S4’Switch
S[4]
Pin_Y17
JP2_50
‘S5’Switch
S[5]
Pin_V15
JP2_48
‘S6’Switch
S[6]
Pin_V14
JP2_46
‘S7’Switch
S[7]
Pin_U15
JP2_44
‘S8’Switch
引脚绑定后如下如图所示：
绑定完成后编译，无错误后下载测试：
硬件测试结果：
数码管显示格式为：
00-00-00，计时进行，Run/stop和Reset功能键由FPGA板子上的开关栏的key[0]和key[1]代替,按一下key[0]键，数码管上的时间停止计时，然后按下key[1]键，数码管上时间清零复位为00-00-00；
接着再按一下key[0]键，数码管重新开始计时。
四、实验感悟
经过这次的实验，让我们对VerilogHDL语言掌握程度加深了，对QuartusII这个软件的使用也相对开始来说更加熟悉，经过实验，对课上的知识有了进一步的熟悉。
当然，试验期间也存在许多问题，刚开始写程序时常因VerilogHDL语言的不熟悉，常出现综合错误的问题，有时程序虽然编译没有错误，但下到板子上时，却显示有误，还需要经过多次的调试。
总的来说，只要仔细检查、并经常使用该语言后，就会在很大程度上避免诸如语法错误等非逻辑问题。
在定义寄存器用于计数功能时，最好先赋初值。
对于复杂的逻辑功能的电路实现，可以采用分模块的方法，以便检查程序的正误，而对于功能较简单的电路设计，只需要一个模块，从而避免在模块间连接时出现错误。
对于需要存放的
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