数字跑表课程设计Word格式文档下载.doc
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程序设计如下 9
六：
编译仿真及硬件测试 15
1.编译仿真 15
2.顶层设计图 15
3.仿真后得到如下仿真波形图 16
七.硬件实验调试 17
1.开始计时 17
2.暂停 17
3.清零 18
八．实验心得及体会 19
九.参考文献 20
设计目的
（1）学会利用QuartusⅡ和所学的数字电路知识，搭建复杂一点的数字电路或系统。
（2）学会使用EDA的程序语言FPGA/CPLD设计数字跑表，设计主要包括功能分析、方案设计和电路测试几个步骤。
设计方案
1.方案论证
数字跑表设三个输入端，分别为时钟输入（CLK），复位（CLR），启动、暂停按键（PUSE）。
复位信号高电平有效，可对跑表异步清零；
当启动、暂停键为低电平时跑表开始计时，为高电平时暂停，变低后在原来的数值基础上继续计数。
数字跑表的结构示意图如下：
图1跑表示意图
2.模块电路设计
数字跑表实际上为计数器，数据选择器，七段数码管译码器等模块构成，核心模块应为计数器，其次为暂停控制和清零控制。
3.计时电路
计时电路又分为百分秒计时电路、秒计时电路和分计时电路三个模块。
百分秒计时电路是一个100进制的计数器，以100Hz输入信号作为计数时钟，其进位信号作为秒计数电路的计数时钟，当秒计数器计满时，产生的进位信号又作为分计数电路的计数时钟。
电路的暂停和复位信号用于控制计时的开始、停止和清零。
4.计数器模块
数字跑表的计时器功能是，当PAUSE为低电平时开始计数，百分秒低位自加一，加到九时归零，百分秒高位自加一，加到九时归零，且向秒位发出一个高电平，秒低位自加一，加到九时归零，秒高位自加一，加到五时归零，且向分位发出一个高电平，分低位自加一，加到六时系统清零。
5.数字跑表的流程图
数字跑表主要由计时器，七段数码管译码器组成。
流程框图如图所示。
数码管译码器
百分秒计数器
CLK msl
pause
秒计数器
clr
分计数器
图2程序流程图
6.控制信号的作用
表1控制信号的作用
复位clr
异步复位信号，高电平有效
pause
同步暂停信号，低电平有效计数。
sel
共阴数码管的位选信号
seg
共阴数码管的段选信号
设计总体框图
图3设计总体框图
硬件电路设计与程序设计
1.设计思路
数字秒表电路计时范围的要求为0.01~1小时，即59分59.99秒，所以这就需要获得一个比较精确的计时基准信号，此基准信号可以由CPLD/FPGA试验箱提供的频率具体设定分频器。
分频器在实验中显得很重要，因为如果分频的要求达不到，便会出现诸如缺少数字位、计时不精确等实验现象。
六进制计数器针对10秒和10分位，十进制针对0.01秒、0.1秒、1秒和1分位，这是根据不同的计数进位而设定的。
电路还需要一个扫描电路，对每一位的计时结果进行不断的扫描，扫描的速度要大于输入信号的频率，避免出现扫描滞后、显示的结果不是当前结果的现象。
扫描的同时还需要一个位码电路。
位码电路的作用是将数字秒表的各位选中，以便七段数码管的显示。
2.控制模块
为了方便控制所有计数模块清零和使能功能需要设计一个控制模块，所以该模块的功能就是控制什么时候发出置零信号和使能信号来控制计数器工作。
其模块图如下图所示：
Clk为开始/暂停功能按钮（下降沿有效），初次按下它clc（控制计数器清零）为低电平，en（使计数器计数）为高电平；
再次按下它时，clc保持为低电平，en跳变为低电平，如此重复循环。
Reset为清零按钮（下降沿有效），无论何时按下它时，clc跳变为高电平，en变为低电平，以达到使计数器清零的目的。
3.十进制计数模块
此模块的功能就是完成十进制的计数功能，同时输出进位信号。
Clk为时钟信号输入端，rst为计数器清零端（高电平有效），en为计数器使能端（高电平有效）；
daout为数据输出端，cout为进位信号输出端。
4.六进制计数模块
此模块的功能就是完成六进制的计数功能，同时输出进位信号。
其端口功能同十进制计数模块，在次不再重复诉说。
5.数码管扫描模块
该模块的功能是选择各个计数端口来的数据，当相应的数据到来时，数据选择器选择数据后输出给七段译码器，同时输出位选信号，再接入到实验箱上的8字数码显示电路上就可显示了。
Clk为时钟信号输入端，msec1…...minute2是各个计数端口来的数据的输入端，deout为数据选择器选择数据后输出端，sel为位选信号输出端。
6.七段译码显示模块
该模块的功能就是把输入的四位二进制数据转换为七段数码管的显示编码，再输入到七段数码管中显示出数据。
程序设计如下
分频计的源程序代码
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYFPIS
PORT（CLK:
INSTD_LOGIC;
NEWCLK:
OUTSTD_LOGIC）;
ENDFP;
ARCHITECTUREARTOFFPIS
SIGNALCNTER:
INTEGERRANGE0TO10#29999#;
BEGIN
PROCESS（CLK）IS
BEGIN
IFCLK'
EVENTANDCLK='
1'
THEN
IFCNTER=10#29999#THENCNTER<
=0;
ELSECNTER<
=CNTER+1;
ENDIF;
ENDIF;
ENDPROCESS;
PROCESS（CNTER）IS
BEGIN
IFCNTER=10#29999#THENNEWCLK<
='
;
ELSENEWCLK<
0'
ENDIF;
ENDART;
六进制计数器的源程序代码
ENTITYTN6IS
PORT（CLK:
CLR:
ENA:
CQ:
OUTINTEGERRANGE0TO15;
CARRY_OUT:
ENDTN6;
ARCHITECTUREARTOFTN6IS
SIGNALCQI:
INTEGERRANGE0TO15;
PROCESS（CLK,CLR,ENA）IS
IFCLR='
THENCQI<
ELSIFCLK'
IFENA='
IFCQI<
5THENCQI<
=CQI+1;
ELSECQI<
ENDIF;
ENDIF;
PROCESS（CQI）IS
IFCQI=5THENCARRY_OUT<
ELSECARRY_OUT<
ENDIF;
CQ<
=CQI;
十进制计数器源程序代码
ENTITYTN10IS
ENDTN10;
ARCHITECTUREARTOFTN10IS
9THENCQI<
IFCQI=9THENCARRY_OUT<
扫描电路的源程序代码
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYSCANIS
PORT（scanclk:
instd_logic;
count1,Count2,count3,count4,count5,count6:
instd_logic_VECTOR（3DOWNTO0）;
S:
OUTSTD_LOGIC_VECTOR（2DOWNTO0）;
DOUT:
OUTSTD_LOGIC_VECTOR（3DOWNTO0））;
ENDENTITYSCAN;
ARCHITECTUREDATAFLOWOFSCANIS
SIGNALSS:
STD_LOGIC_VECTOR（2DOWNTO0）;
PROCESS（scanclk）
begin
IF（scanclk'
EVENTANDscanclk='
）THEN
IF（SS="
101"
SS<
="
000"
ELSE
=SS+1;
ENDIF;
ENDIF;
ENDPROCESS;
S<
=SS;
DOUT<
=COUNT1WHENSS="
ELSE
COUNT2WHENSS="
001"
COUNT3WHENSS="
010"
COUNT4WHENSS="
011"
COUNT5WHENSS="
100"
COUNT6;
ENDDATAFLOW;
位码选择电路的源程序代码
ENTIT
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