实验4 集成电路触发器的研究资料Word格式文档下载.docx

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实验学时

实验地点

物理系EDA机房

任课教师

指导老师

实验名称

实验四集成电路触发器的研究

实验目的

（1）学习集成电路触发器的工作原理；

（2）学习触发器电路的测试方法。

实验要求

（1）集成电路D触发器的研究

（2）集成电路J-K触发器的研究

（3）R-S触发器的研究

实验设备及软件环境

（1）个人电脑一台

（2）Multisim10集成开发环境

一、实验原理

1.D触发器

SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q非=0，即触发器置1；

当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。

在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1＝Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。

引脚功能及逻辑符号见图1。

D触发器的真值表D触发器功能表

图1D触发器图2JK触发器图3三态R-S触发器

2.JK触发器

在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。

本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。

特性方程：

Qn+1=——JQn+——KQn引脚功能及逻辑符号见图2。

JK触发器的功能表

.

3.R-S触发器

凡是在时钟信号作用下逻辑功能符合以下特性表所规定的逻辑功能者，无论触发方式如何，均称为SR触发器。

S

R

Q

Q#

说明

1

Q*=Q

状态不变

置0

置1

不定

状态不定

CD4043为三态R-S触发器，其包含有4个R-S触发器单元，输出端均用CMOS传输门对输出状态施加控制。

当传输门截止时，电路输出呈“三态”，即高阻状态。

CD4043（高电平触发）当EN为逻辑1或高电平时，Q端输出内部锁存器的状态；

当EN逻辑0或低电平时，Q端呈高阻抗状态。

具有独立Q输出端和单独的置位S和复位R输入端。

Q输出有三态功能，由公共的三态控制输入端EN控制。

三态功能使CD4043输出可以直接连到系统总线上。

引脚功能及逻辑符号见图3。

二、实验内容

1）集成电路D触发器的研究

电路如图4-3-7所示，图中PR为触发器置位端，CLR为复位端，也就是说，PR为“0”时，输出端Q为“1”，CLR为“0”时，输出端为“0”。

图4-3-7D触发器研究

信号源设置为频率1KHZ、幅度3V，观察输出端Q与D、PR、CLR端的关系，自拟表格记录实验数据。

将图4-3-7电路中的信号源换成逻辑开关，注意观察输入端D与时钟端CLK（电路中的3脚）和输出端Q之间的关系。

2）集成电路J-K触发器的研究

如图4-3-8所示电路中的PR和CLR功能与D触发器相同，观察J、K及时钟输入端CLK（图中1脚）输入端Q输出端之间的关系，自拟表格，记录实验数据。

图4-3-8

3）R-S触发器的研究

CD4043是一种三态R-S触发器，如图4-3-9所示（注意：

在实际集成电路的运用过程中，CMOS电路的输入端不能悬空，不用的必须接地），观察电路的工作状态，记录于表4-3-2中并分析结果。

（提示：

S端为置数端，R端为复位端，EO为三态输出控制端）。

表4-3-24043功能表

EO

Q1

【注】实验记录时必须将表4-3-2画完整，图4-3-9中将接地符号

直接应用，但一般仅象征性地放置于电路中，表示数字器件的默认接地。

三、实验步骤

将实验步骤、原理图、测试数据、图表、分析结果记录于文档中。

D触发器研究

PR

D

CLR

X1

X2

集成电路J-K触发器的研究

实验总结

意见