Multisim数电仿真半加器和全加器.docx
《Multisim数电仿真半加器和全加器.docx》由会员分享，可在线阅读，更多相关《Multisim数电仿真半加器和全加器.docx（14页珍藏版）》请在冰豆网上搜索。
Multisim数电仿真半加器和全加器
实验3・5半加器和全加器
一、实验目的：
1.学会用电子仿真软件Mukisim7进行半加器和全加器仿宜实验。
2.学会用逻辑分析仪观察全加器波形：
3.分析二进制数的运算规律。
4.掌握组合电路的分析和设计方法。
5.验证全加器的逻辑功能。
二、实验准备：
组合电路的分析方法是根据所给的逻辑电路，写出其输入与输出之间的逻辑关系（逻辑函数表达式或真值表），从而评定该电路的逻辑功能的方法。
一般是首先对给定的逻辑电路，按逻辑门的连接方法，逐一写出相应的逻辑表达式，然后写出输出函数表达式，这样写出的逻辑函数表达式可能不是晟简的，所以还应该利用逻辑代数的公式或者卡诺图进行简化。
再根据逻辑函数表达式写出它的真值表，晟后根据克值表分析出函数的逻辑功能。
如:
要分
析如
图
3.5.1
所示
电路的逻辑功能。
图351
1•写输出函数Y的逻辑表达式:
W=AAB'ABB3.5.1
X=WWCWCC352
Y=XXDXDD3.5.3
2•进行化简:
W=AAB+ABB=AB+AB
3.5.4
X=WC+WC=ABC+ABC+ABC+ABC・・・・・3・5・5
Y=XD+XD=ABCD+ABCD+ABCD+ABCD+
ABCD+ABCD+ABCD+ABCD3.5.6
3・列真值表:
表3.5.1:
1
1
1
0
1
1
1
1
1
0
4•功能说明：
逻辑图是一个检奇电路。
输入变量的取值中，有奇数个1则有输出，否则无输出。
组合电路的设计冃的就是根据实际的逻辑问题，通过写出它的真值表和逻辑函数表达式，晟终找到实现这个逻辑电路的器件，将它们组成晟简单的逻辑电路。
例如：
设计半加器逻辑电路。
1.进行逻辑抽象：
如果不考虑的来肖低位的进位将两个1位二进制数相加，称为半加。
设A、
B是两个加数，S是它们的和，G是向高位的进位。
则根据二进制数相加的规律，可以写出它们的真值表如表3.5.2所示。
表3.5.2:
输
入
输
出
A
B
S
Ci
0
0
0
0
0
1
1
0
1
0
1
0
2.写出逻辑函数式：
S=AB+AB=A㊉3一
3.5.7
Ci=AB
3.选定器件的类型：
可选异或门来实现半加和；可选两片与非门（或一片与门）实现向高位的进位。
如图3.5.2所示。
图3.5.2
三、计算机仿真实验内容：
1.测试用异或门、与门组成的半加器的逻辑功能：
（1）.按照图3.5.3所示，从电子仿宜软件Multisim7Jfe本界面左侧左列真实元件工具条中调出所需元件：
其中，异或门74LS86N从“TTL”库中调出；与门4081BD.5V从“CMOS”库中调出。
指示灯从电子仿宜软件Multisim7基本界面左侧右列虚拟元件库中调出，选红灯；X2选蓝灯。
图353
（2）・打开仿宜开关，根据表353改变输入数据进行实验，并将结果填入表内。
表3.5.3:
输
入
输
出
A
B
S
Ci
0
0
0
1
1
0
1
1
2.测试全加器的逻辑功能:
（1）・从电子仿真软件Multisim7基本界面左侧左列宜实元件工具条中
CM
OS
”库
中调出或门4071BD_5V、与门4081BD_5V；从“TTL”库中调出异或门74LS86D,组成仿真电路如图3.5.4所示。
图354
（2）・打开仿宜开关，根据表354输入情况实验，并将结果填入表内。
表3.5.4:
输
入
输
出
A
B
C-
s
G
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
3.用逻辑分析仪观察全加器波形：
（1）.先关闭仿取开关，在图3.5.4中删除除集成电路以外的其它元件。
（2）.点击电仿克软件Multisim7基本界面右侧虚拟仪器工具条中的"Word
Generator"按钮，如图3.5.5佐图）所示，调出宇信号发生器图标（右图）“XWG1”,将它放昼在电子平台上。
•
HR
WordGenerator
•・
oooXXX
、RQ—
图355
（3）.再点击虚拟仪器工具条中的"LogicAnalyzer"按钮，如图3・5・6（左图）所示，调出逻辑分析仪图标（右图）将它放置在电子平台上。
图356
（4）.连好仿宜电路如图3・5・7所示。
图3.5.7
（5）.双击宇信号发生器图标“XWG1”,将打开它的放大面板如图3.5.8所示。
它是一台能产生32位（路）同步逻辑信号的仪表。
按下放大面板的“Czimls”栏的“Cycle”按钮，表示宇信号发生器在设置好的初始值和终止值之间周而复始地输出信号；单选“Display”栏下的“Hex”表示信号以十六进制显示；“Trigger”栏用于选择触发的方式；“Frequency”栏用于设置信号的频率。
图358
（6）.按下"Controls"栏的“Sw••”按钮，将弹出对话框如图3.5.9所示。
单选“DisplayType"栏下的16进制“Hex",再在设置缓冲区大小“EufFcrSize"输入“（）（）（）B”即十六进制的“11”，如图中鼠标手指所示，然后点击对话框右上角"Accept"回到放大面扳。
图359
⑺.点击放大面枫右边8位字信号编辑区进行逐行编辑，从上至下在栏中输入十六进制的00（）0（）0（）（）〜OOOOOOOA共11条8位宇信号，编辑好的11条8位宇信号如图3.5.10所示，晟后关闭放大面根。
图3.5.10
（8）・打开仿取开关，双击逻辑分析仪图标WXLA1\将出现逻辑分析仪放大面板如图3.5.11所示。
将面扳上“Clock”框下“Cbck/Div”栏输入12,再点击面扳左下角”RcverSew按钮使屛幕变白，稍等扫描片刻，然后关闭仿宜开关。
将
逻辑分析仪面板屛•幕下方的滚动条拉到晟左边，见图中鼠标手指所示。
LogicAnalyzer-XLAl
x,
X,
Clock
Clocks/Div\]2
0000
000a
Trigger
LogicAnalyzer-XLAl
Reset
Reverse
0.000s
12.000ms
12.000ms
ExternalQualifier
rr
Qualifier
r
点
更量
1
2
3
4
状
态
波
形
状
态
波
形
状
态
波
形
状
态
波
形
输
入
A
B
c-
1
0
0
0
1
0
1
1
0
1
0
1
输
出
S
Ci
四、实验室操作实验内容：
设计两个一位二进制数相加的全加器：
1.进行逻辑抽象分析：
考虑的来肖低位的进位将两个1位二进制数相加，称为全加。
设A、B是两个加数，Ci为来之低位的进位，S是它们的和，Ci是向高位的进位。
则根据二进制数相加的规律，可以写出它们的克值表。
2.写出全加器的S和a•的逻辑表达表。
3.根据全加器的逻辑表达表画出电路图。
3.根据电路图选取集成电路，并在数字实验台上播好实验电路。
4.在实验台上进行全加器实验，并填好表3.5.6。
表3.5.6:
五、实验报告要求:
2.THD-1型（或Dais-2B型）数电实验箱。
3.MF-10型万用表。
4.电子元件：
数字集成电路：
74LS86.CD4081.CD4071各一片。
Vcc4B4A4Y3B3A3Y
冋冋冋冋FlFlFl
Vdd4B4A4Y3Y3B3A
Vi）n4B4A4Y3Y3B3A
冋BFl[JI日I7!
IIIIII
L&
&-
CD4081
Id日Id已臼IdEl
1AIB1Y2Y2A2BVss
AFlPIFlRFlFl
L>i
亠」
CD4071
iduuLduuid
1AIB1Y2Y2A2BVss
5.附：
数宇集成电路74LS86、CD408KCD4071管脚排列图
图3.5.13
如有侵权请联系告知删除，感谢你们的配合!
升级会员 