IC笔试面试基础题目集合.docx

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IC笔试面试基础题目集合

模拟电路

1、基尔霍夫定律的内容是什么？

基尔霍夫定律（KirchhoffLaw）

基尔霍夫电流定律（KCL）：

对任一集总参数电路中的任一节点，在任一瞬间，流出该节点的所有电流的代数和恒为零。

基尔霍夫电压定律（KVL）：

对任一集总参数电路中的任一回路，在任一瞬间，沿此回路的各段电压的代数和恒为零。

2、平板电容公式C=εS/4πkd

3、三极管曲线特性：

三极管外部各极电压和电流的关系曲线，称为三极管的特性曲线，又称伏安特性曲线。

它不仅能反映三极管的质量与特性，还能用来定量地估算出三极管的某些参数，是分析和设计三极管电路的重要依据。

对于三极管的不同连接方式，有着不同的特性曲线。

应用最广泛的是共发射极电路，其基本测试电路如图Z0118

所示，共发射极特性曲线可以用描点法绘出，也可以由晶体管特性图示仪直接显示出来。

一、输入特性曲线:

在三极管共射极连接的情况下，当集电极与发射极之间的电压UBE维持不同的定值时，

UBE和IB之间的一簇关系曲线，称为共射极输入特性曲线，如图Z0119所示。

输入特性曲线的数学表达式为：

IB＝f（UBE）|UBE=常数　　GS0120GS0121

由图Z0119可以看出这簇曲线，有下面几个特点：

（1）UBE=0的一条曲线与二极管的正向特性相似。

这是因为UCE=0时，集电极与发射极短路，相当于两个二极管并联，这样IB与UCE的关系就成了两个并联二极管的伏安特性。

（2）UCE由零开始逐渐增大时输入特性曲线右移，而且当UCE的数值增至较大时（如UCE＞1V），各曲线几乎重合。

这是因为UCE由零逐渐增大时，使集电结宽度逐渐增大，基区宽度相应地减小，使存贮于基区的注入载流子的数量减小，复合减小，因而IB减小。

如保持IB为定值，就必须加大UBE，故使曲线右移。

当UCE较大时（如UCE＞1V），集电结所加反向电压，已足能把注入基区的非平衡载流子绝大部分都拉向集电极去，以致UCE再增加，IB也不再明显地减小，这样，就形成了各曲线几乎重合的现象。

（3）和二极管一样，三极管也有一个门限电压Vγ，通常硅管约为0.5～0.6V，锗管约为0.1～0.2V。

二、输出特性曲线

输出特性曲线如图Z0120所示。

测试电路如图Z0117。

输出特性曲线的数学表达式为：

由图还可以看出，输出特性曲线可分为三个区域：

（1）截止区：

指IB=0的那条特性曲线以下的区域。

在此区域里，三极管的发射结和集电结都处于反向偏置状态，三极管失去了放大作用，集电极只有微小的穿透电流IcEO。

（2）饱和区：

指绿色区域。

在此区域内，对应不同IB值的输出特性曲线簇几乎重合在一起。

也就是说，UCE较小时，Ic虽然增加，但Ic增加不大，即IB失去了对Ic的控制能力。

这种情况，称为三极管的饱和。

饱和时，三极管的发射给和集电结都处于正向偏置状态。

三极管集电极与发射极间的电压称为集一射饱和压降，用UCES表示。

UCES很小，通常中小功率硅管UCES＜0.5V；三极管基极与发射极之间的电压称为基一射饱和压降，以UCES表示，硅管的UCES在0．8V左右。

OA线称为临界饱和线（绿色区域右边缘线），在此曲线上的每一点应有

|UCE|=|UBE|。

它是各特性曲线急剧拐弯点的连线。

在临界饱和状态下的三极管，其集电极电流称为临界集电极电流，以Ics表示；其基极电流称为临界基极电流，以IBS表示。

这时Ics与IBS的关系仍然成立。

（3）放大区：

在截止区以上，介于饱和区与击穿区之间的区域为放大区。

在此区域内，特性曲线近似于一簇平行等距的水平线，Ic的变化量与IB的变量基本保持线性关系，即ΔIc=βΔIB，且ΔIc>>ΔIB，就是说在此区域内，三极管具有电流放大作用。

此外集电极电压对集电极电流的控制作用也很弱，当UCE＞1V后，即使再增加UCE，Ic几乎不再增加，此时，若IB不变，则三极管可以看成是一个恒流源。

在放大区，三极管的发射结处于正向偏置，集电结处于反向偏置状态。

4、描述反馈电路的概念，列举他们的应用。

反馈：

是将放大器输出信号（电压或电流）的一部分或全部,回授到放大器输入端与输入信号进行比较（相加或相减）,并用比较所得的有效输入信号去控制输出,这就是放大器的反馈过程.凡是回授到放大器输入端的反馈信号起加强输入原输入信号的,使输入信号增加的称正反馈.反之则反.按其电路结构又分为:

电流反馈电路和电压反馈电路.正反馈电路多应用在电子振荡电路上,而负反馈电路则多应用在各种高低频放大电路上.因应用较广,所以我们在这里就负反馈电路加以论述.

反馈的类型有：

电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。

负反馈的优点：

降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。

电压负反馈的特点：

电路的输出电压趋向于维持恒定。

电流负反馈的特点：

电路的输出电流趋向于维持恒定。

5、放大电路的频率补偿的目的是什么，有哪些方法？

补偿后的波特图。

频率补偿是采用一定的手段改变集成运放的频率响应，产生相位和频率差的消除。

使反馈系统稳定的主要方法就是频率补偿.

常用的办法是在基本电路或反馈网络中添加一些元件来改变反馈放大电路的开环频率特性（主要是把高频时最小极点频率与其相近的极点频率的间距拉大）,破坏自激振荡条件,经保证闭环稳定工作,并满足要求的稳定裕度,实际工作中常采用的方法是在基本放大器中接入由电容或RC元件组成的补偿电路,来消去自激振荡.

差分放大电路，对共模信号有很强的抑制作用。

在参数完全对称的情况下，共模输出为零。

差分放大电路，又叫差动放大电路，就是当两个输入Ui1和Ui2之间有差别（即变化）输出电压才有变化。

也就是说在静态时，uo=0。

（长尾式的差分放大电路）

虽然差分放大电路用了两只晶体管，但确相当于单管放大。

它是以牺牲一支晶体管为代价，来换取低温漂。

6、怎样的频率响应算是稳定的，如何改变频响曲线。

答：

右半平面无极点，虚轴无二阶以上极点。

7、基本放大电路种类，优缺点，特别是广泛采用差分结构的原因。

基本放大电路种类：

电压放大器，电流放大器，互导放大器和互阻放大器

①共射放大电路

•具有较高的放大倍数；

•输入和输出信号相位相反；

•输入电阻不高；

•输出电阻取决于Rc的数值。

若要减小输出电阻，需要减小Rc的阻值，这将影响电路的放大倍数。

②共集电极电路

•电压放大倍数小于1；

•输入和输出信号同相；

•输入电阻较高，信号源内阻不很低时仍可获取较大输入信号；

•输出电阻较小，所以带负载能力较强。

因此，它多用于输入级或输出级。

对由于衬底耦合产生的输入共模噪声有着抑制作用

8、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。

9、画差放的两个输入管。

10、画出由运放构成加法、减法、微分、积分运算的电路原理图。

并画出一个晶体管级的运放电路。

11、用运算放大器组成一个10倍的放大器。

12、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的rise/fall时间。

13、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求绘制这两种电路输入电压的频谱，判断这两种电路

14、给出一个差分运放，如何相位补偿，并画补为高通滤波器，何为低通滤波器。

当RC<

15、有源滤波器和无源滤波器的原理及区别?

无源滤波器：

这种电路主要有无源组件R、L和C组成

有源滤波器：

集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。

有源滤波器中具有能量放大作用的有源器件，如晶体管，电子管，运算放大器等，补偿电阻元件所消耗的能量，使RC网络获得良好的频率选择特性。

集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。

但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。

16、有一时域信号S=V0sin（2pif0t）+V1cos（2pif1t）+V2sin（2pif3t+90）,当其通过低通、带通、高通滤波器后的信号表示方式。

17、选择电阻时要考虑什么？

考虑电阻的阻值大小,额定功率，精度等。

18、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N管，为什么？

19、给出多个mos管组成的电路求5个点的电压。

20、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。

21、画电流偏置的产生电路，并解释。

22、史密斯特电路,求回差电压。

23、晶体振荡器,好像是给出振荡频率让你求周期（应该是单片机的,12分之一周期....）

24、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。

电容三点式振荡器（考毕滋电路），电感三点式振荡器

25、VCO是什么,什么参数（压控振荡器?

）

VCO即压控振荡器，VCO的性能指标主要包括:

频率调谐范围，输出功率，（长期及短期）频率稳定度，相位噪声，频谱纯度，电调速度，推频系数，频率牵引等。

26、锁相环有哪几部分组成？

锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。

27、锁相环电路组成，振荡器（比如用D触发器如何搭）。

28、求锁相环的输出频率，给了一个锁相环的结构图。

29、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。

30、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线

无损耗。

给出电源电压波形图，要求绘制终端波形图。

31、微波电路的匹配电阻。

32、DAC和ADC的实现各有哪些方法？

33、A/D电路组成、工作原理。

34、实际工作所需要的一些技术知识（面试容易问到）。

如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就不一样了，不好说什么了。

数字电路

1、同步电路和异步电路的区别是什么？

异步电路：

主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。

也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。

电路的稳定需要有可靠的建立时间和持时间，待下面介绍。

     同步电路：

是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。

这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。

比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。

在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch

2、什么是同步逻辑和异步逻辑？

同步逻辑：

是时钟之间有固定的因果关系。

异步逻辑：

是各时钟之间没有固定的因果关系。

电路设计可分类为同步电路和异步电路设计。

同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。

由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而IntelPentium4处理器设计，也开始采用异步电路设计。

异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。

同步电路是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。

这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。

3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？

线与逻辑是两个输出信号相连可以实现与的功能。

在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。

同时在输出端口应加一个上拉电阻。

4、什么是Setup和Holdup时间？

5、setup和holdup时间,区别.

6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。

7、解释setup和holdtimeviolation，画图说明，并说明解决办法。

Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。

建立时间：

是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。

输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。

保持时间：

是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。

如果holdtime不够，数据同样不能被打入触发器。

如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability（亚稳定性）的情况。

如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

9、什么是竞争与冒险现象？

怎样判断？

如何消除？

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。

产生毛刺叫冒险。

如果布尔式中有相反的信号则可能产生竞争和冒险现象。

解决方法：

一是添加布尔式的消去项，二是在芯片外部加电容。

10、你知道那些常用逻辑电平？

TTL与COMS电平可以直接互连吗？

常用逻辑电平：

12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。

CMOS输出接到TTL是可以直接互连。

TTL接CMOS需要在输出端口加一上拉电阻接到5V或者12V。

CMOS的高低电平分别为:

Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VD。

TTL的高低电平分别为:

Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.用CMOS可直接驱动TTL;加上拉后,TTL可驱动CMOS.

11、如何解决亚稳态。

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。

当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。

在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

有如下几种方法：

1降低系统时钟2用反应更快的FF3引入同步机制，防止亚稳态传播

4改善时钟质量，用边沿变化快速的时钟信号

关键是器件使用比较好的工艺和时钟周期的裕量要大。

12、IC设计中同步复位与异步复位的区别。

同步复位在时钟沿采复位信号，完成复位动作。

异步复位不管时钟，只要复位信号满足条件，就完成复位动作。

异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

13、Moore与Mealy状态机的特征。

moore状态机其次态有现态和输入共同决定是他们的函数，其输出和输入没有关系，有现态唯一决定，也就是说一个现态有一个唯一的输出。

mealy状态机的次态和moore状态机一样有现态和输入共同决定，但是他的输出不但与现在有关还和输入有关，输出有现在和输入共同决定，是他们的函数。

也就是说一个现态根据不同的输入会有不会的输出。

14、多时域设计中,如何处理信号跨时域。

不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。

跨时域的信号要经过同步器同步，防止亚稳态传播。

例如：

时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。

这个同步器就是两级d触发器，其时钟为时钟域2的时钟。

这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。

这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。

所以通常只同步很少位数的信号。

比如控制信号，或地址。

当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。

如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。

15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。

Delay

16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。

组合逻辑电路最大延迟为T2max,最小为T2min。

问，触发器D2的建立时间T3和保持时间应满足什么条件。

T3setup>T+T2max,T3hold>T1min+T2min

17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。

T+Tclkdealy>Tsetup+Tco+Tdelay;Thold>Tclkdelay+Tco+Tdelay;

18、说说静态、动态时序模拟的优缺点。

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。

它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。

因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。

关键：

将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。

20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。

21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。

22、卡诺图写出逻辑表达式。

23、化简F（A,B,C,D）=m（1,3,4,5,10,11,12,13,14,15）的和。

卡诺图化简：

一般是四输入，记住00011110顺序，

0132

4576

12131514

891110

24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve（Vout-Vin）AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?

25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？

和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。

un×Cox×W/L?

?

27、用mos管搭出一个二输入与非门。

28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.（lessdelaytime）。

29、画出NOT,NAND,NOR的符号，真值表，还有transistorlevel的电路。

30、画出CMOS的图，画出tow-to-onemuxgate。

31、用一个二选一mux和一个inv实现异或。

inputa,b;

outputc;

assignc=a?

（~b）:

（b）;

32、画出Y=A*B+C的cmos电路图。

33、用逻辑们和cmos电路实现ab+cd。

34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C（D+E）。

以上均为画COMS电路图，实现一给定的逻辑表达式，。

35、利用4选1实现F（x,y,z）=xz+yz'。

x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相，0，1

36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化

简）。

（实际上就是化   化成最小项之和的形式后根据~（~（A*B）*（~（C*D）））=AB+CD

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。

 思路：

得出逻辑表达式，然后根据输入计算输出

38、为了实现逻辑（AXORB）OR（CANDD），请选用以下逻辑中的一种，并说明为什么？

1）INV2）AND3）OR4）NAND5）NOR6）XOR答案：

NAND

39、用与非门等设计全加法器。

40、给出两个门电路让你分析异同。

41、用简单电路实现，当A为输入时，输出B波形为…

D触发器，RS触发器，JK触发器。

其中D触发器有3道题目，RS一道，是画时序图的。

JK触发器的题目就有点小郁闷了。

一道是分频题，4个JK触发器串在一起，JK都是等于1，输入CLK=256KHZ，求输出是多少HZ？

还有一道是2个JK触发器串在一起，问当Q0Q1等于多少的时候，经过一个周期,Q0Q1变为00？

设计题2道：

一道是三人表决器，通过是0，赞成是0，少数服从多数。

用逻辑门实现，没有非门。

第二道是用D触发器实现一个3位加法器，也没有非门

42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。

43、用波形表示D触发器的功能。

44、用传输门和倒向器搭一个边沿触发器。

45、用逻辑们画出D触发器。

46、画出DFF的结构图,用verilog实现之。

47、画出一种CMOS的D锁存器的电路图和版图。

48、D触发器和D锁存器的区别。

49、简述latch和filp-flop的异同。

50、LATCH和D