AlteraFPGA和XilinxFPGA引脚功能详解.docx

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AlteraFPGA和和XilinxFPGA引脚功能详解引脚功能详解XilinxFPGA引脚功能详细介绍注：

技术交流用，希望对大家有所帮助。

IO_LXXY_#用户IO引脚XX代表某个Bank内唯一的一对引脚，Y二P|N代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_#多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。

Dn：

I/O（在readback期间），在selectMAP或者BPI模式下，D15:

0配置为数据口。

在从SelectMAP读反馈期间，如果RDWR_B，=1则这些引脚变成输出口。

配置完成后，这些引脚又作为普通用户引脚。

DO_DIN_MISO_MISO1I，在并口模式（SelectMAP/BPI）下，DO是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2D2_MISO3I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBsAn：

O，A25:

O为BPI模式的地址位。

配置完成后，变为用户I/O口。

AWAKEQ电源保存挂起模式的状态输出引脚。

SUSPEN是一个专用引脚，AWAK是一个多功能引脚。

除非SUSPEN模式被使能，AWAKE被用作用户I/O。

MQSI_CSI_B_MISQOI/Q，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISOC是SPI总线的第一位数据。

FCS_B：

O，BPIflash的片选信号。

FOE_B：

O，BPIflash的输出使能信号FWE_：

BO，BPIflash的写使用信号LDC：

O，BPI模式配置期间为低电平HDC：

O，BPI模式配置期间为高电平CSO_BQ在并口模式下，工具链片选信号。

在SPI模式下，为SPIflsah片选信号。

IRDY1/2,TRDY1/2:

Q在PCI设计中，以LogiCQREP方式使用。

DQUT_BUSYQ在SelectMAP模式下，BUSY表示设备状态；在位串口模式下，DQU提供配置数据流。

RDWR_B_VREF,在SelectMAP模式下，这是一个低电平有效的写使能信号；配置完成后，如果需要，RDWR_E可以在BANK中做为Vref。

HSWAPE:

NI，在配置之后和配置过程中，低电平使用上拉。

INIT_B:

双向，开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟；在配置过程中，低电平表示配置数据错误已经发生；配置完成后，可以用来指示PQST_CR状态。

SCPn:

I，挂起控制引脚SCP7:

0，用于挂起多引脚唤醒特性。

CMPMQSICMPMISQCMPCLKN/A，保留。

MO,MlI，配置模式选择。

皿0=并口（0）或者串口

（1）,M仁主机（0）或者从机

（1）CCLK：

I/O，配置时钟，主模式下输出，从模式下输入。

USERCCL：

KI，主模式下，可行用户配置时钟。

GCLK：

I，这些引脚连接到全局时钟缓存器，在不需要时钟的时候，这些引脚可以作为常规用户引脚。

VREF_#N/A,这些是输入临界电压引脚。

当外部的临界电压不必要时，他可以作为普通引脚。

当做作bank内参考电压时，所有的VRef都必须被接上。

3.多功能内存控制引脚M#DQnI/O,bank#内存控制数据线D15:

0M#LDQSI/O，bank#内存控制器低数据选通脚M#LDQSNI/O，bank#中内存控制器低数据选通NM#UDQSI/O，bank#内存控制器高数据选通脚M#UDQSNI/O，bank#内存控制器高数据选通NM#AnO,bank#内存控制器地址线A14:

0M#BAnO,bank#内存控制bank地址BA2:

0M#LDMO,bank#内存控制器低位掩码M#UDMO,bank#内存控制器高位掩码M#CLKO,bank#内存控制器时钟M#CLKNQbank#内存控制器时钟，低电平有效M#CASNQbank#内存控制器低电平有效行地址选通M#RASNQbank#内存控制器低电平有效列地址选通M#ODTO,bank#内存控制器外部内存的终端信号控制M#WEO,bank#内存控制器写使能M#CKEO,bank#内存控制器时钟使能M#RESETO,bank#内存控制器复位4.专用引脚DONE_2I/O,DON是一个可选的带有内部上拉电阻的双向信号。

作为输出，这个引脚说明配置过程已经完成；作为输入，配置为低电平可以延迟启动。

PROGRAM_B_2，低电平异步复位逻辑。

这个引脚有一个默认的弱上拉电阻。

SUSPEN：

DI，电源保护挂起模式的高电平有效控制输入引脚。

SUSPEN是一个专用引脚，而AWAK是一个复用引用。

必须通过配置选项使能。

如果挂起模式没有使用，这个引脚接地。

TCKI,JTAG边界扫描时钟。

TDI:

I,JTAG边界扫描数据输入。

TDOOJTAG边界扫描数据输出。

TMSI,JTAG边界扫描模式选择5.保留引脚NC：

N/A,CMPCS_B_2I,保留,不接或者连VCCO_26.其它GND：

VBATTRAM内存备份电源。

一旦VCCAU应用了，VBATT可以不接；如果KEYRAM没有使用，推荐把VBATT接到VCCAU或者GND也可以不接。

VCCAUX辅助电路电源引脚VCCINT内部核心逻辑电源引脚VCCO_#输出驱动电源引脚VFSI，（LX45不可用）编程时，keyEFUSE电源供电引脚。

当不编程时，这个引脚的电压应该限制在GND到当不使用keyEFUSE时，推荐把该引脚连接到VCCAU或者GND悬空也可以。

RFUSEI，（LX45不可用）编程时，keyEFUSE接地引脚。

当不编程时或者不使用keyEFUSE时，推荐把该引脚连接到VCCAU或者GND然而，也可以悬空。

引脚MGTAVCC攵发器混合信号电路电源引脚MGTAVTTTXMGTAVTTRX发送，接收电路电源引脚MGTAVTTRCAI电阻校正电路电源引脚MGTAVCCPLL0MGTAVCCPLL锁相环电源引脚MGTREFCLK0/1PMGTREFCLK0/1差分时钟正负引脚MGTRRE内部校准终端的精密参考电阻引脚MGTRXP1:

0MGTRXN1:

0差分接收端口MGTTXP1:

0,MGTTXN1:

0:

差分发送端口1.Spartan-6系列圭寸装概述Spartan-6系列具有低成本、省空间的封装形式，能使用户引脚密度最大化。

所有Spartan-6LX器件之间的引脚分配是兼容的，所有Spartan-6LXT器件之间的引脚分配是兼容的，但是Spartan-6LX和Spartan-6LXT器件之间的引脚分配是不兼容的。

表格ISpartan-6系列FPGA封装Pa虫M料电缶TaGHjniCPG1%CSG22SEQ卑肿CSA324FG（GMC&（Gj4fl4l?

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1Inpu收发器接收端正极tMGTRXNO:

1Inpu收发器接收端负极tMGTTXP0:

1Outp收发器发送端正极utMGTTXN0:

1Outp收发器发送端负极ut如表6所示，对LX25TLX45T而言，只有一个GTPTransceiver通道，它的位置是XOYQ所再Bank号为101;其他信号GTPTransceiver的解释类似。

表格6GTPTransceiver所在Bank编号DeviceGTPNunrberGTPTransceiverLxsdionLX25TLX45T101冥OYOLX75TLXLOOTJA150TX0Y1U4PT123XIYOLX75T.LXIO0TJ.X15OTXIY1LX75TLXIOOTLX150T245XCYOLX75T,LXlD0T,LX15（rT267XIYO关于XILINXFPGA中VRP/VRr管脚的使用XILINX公司的Virtex系列FPGA芯片上，每个BANK都有一对VRP/VRNt脚。

VRP/VRNf脚是一对多功能管脚，当一个BANK使用到某些DCI（DigitallyControlledImpedanee）接口电平标准时，需要通过该BANK的VRP/VRNf脚接入参考电阻。

此时，VRN通过一个参考电阻R上拉到Vcco,VRP通过一个参考电阻R下拉到地。

VRP/VRN管脚提供一个参考电压供DCI内部电路使用，DCI内部电路依据此参考电压调整10输出阻抗与外部参考电阻R匹配。

当使用到DCI级联时，仅主BANK（master）需要通过VRP/VRr提供参考电压，从BANK（slave）不需要使用VRP/VRN从BANK勺VRP/VRNf脚可当成普通管脚使用。

当VRP/VRr不用于DCI功能时，可用于普通管脚。

不需要VRP/VRN接参考电阻的DCI输出接口电平标准有：

HSTL丄DCIHSTLII_DCIHSTL丄DCI_18HSTLII_DCI_18SSTL2_I_DCISSTL18_I_DCISSTL15_DCI不需要VRP/VRN外接参考电阻的DCI输入接口电平标准有：

LVDCI_15LVDCI_18LVDCI_25LVDCI_DV2_15LVDCI_DV2_18LVDCI_DV2_25AlteraFPGA引脚定义引脚定义用户I/O:

通用输入输出引脚。

配置管脚：

MSEL1:

0用于选择配置模式，比如ASPS等。

DATA0FPG串行数据输入，连接到配置器件的串行数据输出管脚。

DCLKFPG串行时钟输出，为配置器件提供串行时钟。

nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚。

ASD（I/O）FPGA串行数据输出，连接到配置器件的ASDI管脚。

nCEO下载链期间始能输出。

在一条下载链中，当第一个器件配置完成后，此信号将始能下一个器件开始进行配置。

下载链上最后一个器件的nCEO悬空。

nCE下载链器件始能输入，连接到上一个器件的nCEO下载链的最后一个器件nCE接地。

nCNFIG用户模式配置起始信号。

nSTATUS配置状态信号。

CONF_DONE置结束信号。

电源管脚：

VCCINT内核电压。

130nm为，90nm为VCCIO端口电压。

一般为，还可以支持多种电压，5V、VREF参考电压GND信号地时钟管脚：

VCC_PLLPLI管脚电压，直接连VCCIOVCCA_PLLPL摸拟电压，截止通过滤波器接到VCCINThGNDA_PLLPL蟆拟地GNDD_PLLPL数字地CLKnPLL时钟输入PLLn_OUTPLL时钟输出特殊管脚：

vccpD用于寻则驱动VCCSEL用于控制配置管脚和PLL相关的输入缓冲电压PROSEL上电复位选项NIOPULLUP用于控制配置时所使用的用户I/O的内部上拉电阻是否工作TEMPDIODE用于关联温度敏感二极管*1/O,ASDO在AS模式下是专用输出脚，在PS和JTAG模式下可以当I/O脚来用。

在AS模式下，这个脚是CII向串行配置芯片发送控制信号的脚。

也是用来从配置芯片中读配置数据的脚。

在AS模式下,ASDO有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。

ASDO脚直接接到配置芯片的ASDI脚（第5脚）。

2/O,nCSO在AS模式下是专用输出脚，在PS和JTAG模式下可以当I/O脚来用.在AS模式下，这个脚是CII用来给外面的串行配置芯片发送的使能脚。

在AS模式下,ASDO有一个内部的上拉电阻，一直有效。

这个脚是低电平有效的。

直接接到配置芯片的/CS脚（第1脚）。

3/O,CRC_ERROR当错误检测CRC电路被选用时，这个脚就被作为CRC_ERROR,如果不用默认就用来做I/O。

但要注意，这个脚是不支持漏极开路和反向的。

当它作为CRC_ERRC时，高电平输出则表示出现了CRC校验错误（在配置SRAM各个比特时出现了错误）。

CRC电路的支持可以在setting中加上。

这个脚一般与nCONFIG脚配合起来用。

即如果配置过程出错，重新配置.4/0,CLKUSR当在软件中打开EnableUser-suppliedstart-up选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。

在所有需要299个时钟周期来初始化寄存器，I/O等等状态，FPGA有两种方式，一种是用内部的晶振（10MHZ，另一种就是从CLKUSF接进来的时钟（最大不能超过100MHZ。

有这个功能，可以延缓FPGA开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到7/0,VREF用来给某些差分标准提供一个参考电平。

没有用到的话，可以当成I/O来用。

14/20.DATA0专用输入脚。

在AS模式下，配置的过程是：

CII将nCSO置低电平，配置芯片被使能。

CII然后通过DCLK和ASDO配合操作，发送操作的命令，以及读的地址给配置芯片。

配置芯片然后通过DATA脚给CII发送数据。

DATA脚就接到CII的DATA0脚上。

CII接收完脚为低电平），CONF_DON8是漏极开路（Open-Drain）的。

这时候,因为CONF_DONt外部会接一个10K的电阻，所以它会变成高电平。

同时，CII就停止DCLK信号。

在CONF_DON变成高电平以后（这时它又相当于变成一个输入脚），初始化的过程就开始了。

所以，CONF_DON这个脚外面一定要接一个10K的电阻，以保证初始化过程可以正确开始。

DATAO,DCLK,NCSO,AS阻，且一直有效。

在配置完成后，这些脚都会变成输入三态，并被内部微弱的上拉电阻将电平置为高电平。

在AS模式下，DATAC就接到配置芯片的DATA第2脚）。

15/21.DCLKPS模式下是输入，AS模式下是输出。

在PS模式下，DCLK是一个时钟输入脚，是外部器件将配置数据传送给FPGA的时钟。

数据是在DCLK的上升沿把数据，在AS模式下，DCLK脚是一个时钟输出脚，就是提供一个配置时钟。

直接接到配置芯片的DCLK脚上去（第6脚）。

无论是哪种配置模式，配置完成后，这个脚都会变成三态。

如果外接的是配置器件，配置器件会置DCLK脚为低电平。

如果使用的是主控芯片，可以将DCLK置高也可以将DCLK置低。

配置完成后,触发这个脚并不会影响已配置完的FPGA这个脚带了输入Buffer，支持施密特触发器的磁滞功能。

16/22.nCE专用输入脚。

这个脚是一个低电平有效的片选使能信号。

nCE脚是配置使能脚。

在配置，初始化以及用户模式下，nCE脚必须置低。

在多个器件的配置过程中，第一个器件的nCE脚要置低，它的nCEO要连接到下一个器件的nCE脚上，形成了一个链。

nCE脚在用JTAG编程模式下也需要将nCE脚置低。

这个脚带了输入Buffer，支持施密特触发器的磁滞功能。

20/26.nCONFIG专用的输入管脚。

这个管脚是一个配置控制输入脚。

如果这个脚在用户模式下被置低，FPGA就会丢失掉它的配置数据，并进入一个复位状态，并将所有的I/O脚置成三态的。

nCONFIGS低电平跳变到高电平的过程会初始化重配置的过程。

如果配置方案采用增强型的配置器件或EPC2用户可以将nCONFIG脚直接接到VCC或到配置芯片的nINIT_CONF脚上去。

这个脚带了输入Buffer，支持施密特触发器的磁滞功能。

实际上，在用户模式下，nCONFIG言号就是用来初始化重配置的。

当nCONFlG脚被置低后，初始化进程就开始了。

当nCONFIG脚被置低后，CII就被复位了，并进入了复位状态，nSTATUS和CONF_DON8被置低，所有的I/O脚进入三态。

nCONFIGB号必须至少保持2us。

当nCONFIG又回到高电平状态后，nSTATUS又被释放。

重配置就开始了。

在实际应用过程中可以将nCONFIG脚接一个10K的上拉电阻到.40/56.DEV_OEI/O脚或全局I/O使能脚。

在QuartusII软件中可以使能DEV_OE选项（EnableDevice-wideoutputEnable），如果使能了这一个功能，这个脚可以当全局I/O使能脚，这个脚的功能是，如果它被置低，所有的I/O都进入三态。

75/107.INIT_DONEI/O脚或漏极开路的输出脚。

当这个脚被使能后，该脚上从低到高的跳变指示FPGA已经进入了用户模式。

如果INIT_DONE输出脚被使能，在配置完成以后，这个脚就不能被用做用户I/O了。

在Quartusll里面可以通过使能EnableINIT_DONE输出选项使能这个脚。

76/108.nCEOI/O脚或输出脚。

当配置完成后，这个脚会输出低电平。

在多个器件的配置过程中，这个脚会连接到下一个器件的nCE脚，这个时候，它还需要在外面接一个10K的上拉电阻到Vccio。

多个器件的配置过程中，最后一个器件的nCEO可以浮空。

如果想把这个脚当成可用的I/O,需要在软件里面做一下设置。

另外，就算是做I/O，也要等配置完成以后。

82/121.nSTATUS这是一个专用的配置状态脚。

双向脚，当它是输出脚时，是漏极开路的。

在上电之后，FPGA立刻将nSTATUSW置成低电平，并在上电复位（POR完成之后，释放它，将它置为高电平。

作为状态输出脚时，在配置过程中如果有任何一个错误发生了，nSTATUS脚会被置低。

作为状态输入脚时，在配置或初始化过程中，外部控制芯片可以将这个脚拉低，这时候FPGA就会进入错误状态。

这个脚不能用作普通I/O脚。

nSTATUS脚必须上拉一个10K欧的电阻。

83/123.CONF_DONE这是一个专用的配置状态脚。

双向脚，当它是输出脚时，是漏极开路的。

当作为状态输出脚时，在配置之前和过程中，它都被置为低电平。

一旦配置数据接收完成，并且没有任何错误，初始化周期一开始，CONF_DON就会被释放。

当作为状态输入脚时，在所有数据都被接收后，要将它置为高电平。

之后器件就开始初始化再进入用户模式。

它不可以用作普通I/O来用。

这个脚外成也必须接一个10K欧的电阻。

84/125,85/126.MSEL1:

0这些脚要接到零或电源，表示高电平或低电平。

00表示用AS模式，10表示PS模式，01是FASTAS模式.如果用JTAG模式，就把它们接00,JTAG模式跟MSEL无关，即用JTAG模式，MSEL会被忽略，但是因为它们不能浮空，所以都建议将它接到地。

142/206DEV_CLRnI/O或全局的清零输入端。

在QuartusII里面，如果选上EnableDevice-WideReset（DEV_CLRr这个功能。

这个脚就是全局清零端。

当这个脚被置低，所有的寄存器都会被清零。

这个脚不会影响到JTAG的边界扫描或编程的操作。