课程设计数字频率计.docx
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课程设计数字频率计
目录
1前言1
2总体设计方案2
2.1方案设计2
2.2方案比较与选择3
3单元模块设计4
3.1时基电路4
3.2待测电路4
3.3计数电路6
3.4锁存电路7
3.5译码、显示电路7
3.6电路参数的计算9
4元件中集成块的运用10
4.1555定时器10
4.24LS160集成块10
4.374HC373集成块11
5系统结构改进14
6系统调试16
7.设计总结和体会18
8参考文献参考文献19
附录一：
电路原理图20
附录二：
使用的元器件21
1前言
随着电子技术的飞速发展，尤其是跨入2000年后，各种电子技术得到了迅猛发展。
同时人们对一些技术的要求也有了更高的期望。
人们对数字集成器件也有了更多的了解，对此的期望也越来越高，所以由数字集成器件构成的产品也将有很大的市场空间。
本题设计的数字频率计是一种用十进制数字来显示被测信号频率的测量装置。
它能测量出正弦波、矩形波和尖脉冲等信号。
它由产生待测信号电路，计数电路，译码显示电路三大部分构成，并且本设计依托简单的的元器件，使设计具有测量一般距离、硬件简单、使用方便、价格便宜的优点。
数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，并且具有相当高的精确性，与其他设备连接具有相当的利用价值。
所谓脉冲信号的频率就是在单位时间内产生的脉冲个数，其表达式为：
…………（1.1）
在公式（1.1）中
为被测信号频率，
为计数所累计的脉冲个数，
为产生个脉冲所需时间。
计数器纪录的结果为被测信号的频率，显示器显示的数据为被测信号的频率值。
2总体设计方案
2.1方案设计
数字频率计包括四个部分：
时基电路、加法计数器和译码显示电路。
方案一：
数字频率计系统正常工作时，放大整形电路接收频率振荡器提供输入信号，经过由控制电路控制开关的主控门的控制，产生同频率的矩形波，送入计数模块；计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。
在数码显示管上可以看到计数结果，并利用另外两只数码管显示显示量程。
方案一的原理如图2.1所示：
计数器
图2.1设计方案一方框图
方案二：
运用555定时器构成的多谐振荡器电路，使其产生时钟脉冲，即为有一定频率或周期的方波信号，再使用一个555定时器构成的施密特电路对待测波形进行调整，无论待测信号为方波、尖顶波还是正弦波都可以调成同一周期的方波信号，然后用一个与门将两个555产生的不同方波连接起来再与两个计数器连接。
因为时基电路输出的信号为循环信号，为了得到不重复的单稳态信号，在计数器上接D触发器，能控制计数器的正向输出。
计数器的输出连接一个锁存器，能将所需数字正确锁定，最后是译码器和七段显示器，显示出正确的频率。
如果一次循环结束，将电源断开即计数结束。
方案二的原理如图2.2所示：
时基电路
计数电路
锁存电路
与门
待测信号
显示器
译码电路
图2.2设计方案二的方框图
2.2方案比较与选择
在第一个设计方案实际中还存在一些问题，主控门还不能完全起到控制整个电路的作用，并且在方案一中所用的集成芯片的结构和功能我们还不够了解，在设计中也存在相当大的难度，而且设计过于繁琐，不利于设计的成功。
在第二个方案中由于多谐振荡器产生的波形是循环的，这样当时基信号的1秒种高电平过后，马上就会出现低电平，锁存器锁存计数器输出信号，在第二个高电平到来的时候，计数电路又会再次开始工作，不能快速地，方便地测量出我们所需要的结果。
所以，在方案二中把相应的问题给出了一定的解决，所以，我们选择方案二。
3．单元模块设计
3.1时基电路
此电路是产生一秒的时钟脉冲宽度，为整个电路提供时间脉冲，同时并控制整个电路的时间信号。
下图为时基电路图：
图3.1时基电路
如图3.1中,555构成的多谐振荡器电路要产生一秒的时钟宽度，是通过电容充放电作用来实现的。
因为
的波形是随着电压
的增大减小变化，所以由
的波形可得到
的波形，如图3.2所示：
t
图3.2时基电路输出波形
3.2待测电路
此电路是主要是为了便于计数电路的计数，将非方波的周期性信号如正弦波、三角
波换成为周期的方波信号。
通过555定时器构成的施密特触发器完成对时基产生的波形进行处理功能。
设计待测的电路如图3.3所示：
图3.3设计的待测电路
在施密特触发器对待测信号进行处理同时，当输入的信号到达触发器中时，输出的初始状态为低电平，当输入的信号接近
时，输出状态由低电平翻转为高电平，当输入信号继续增加到
时，输出状态在再由高电平翻转为低电平，经过多次循环，形成了相同周期的方波信号。
因此，对该方波信号的频率进行测量就是对待测信号频率的测量。
将待测的信号输入到计数电路之前，需要对时基电路和待测信号相与之后的信号进行处理。
当时基电路为低电平时，计数器电路不计数，当时基电路为高电平时，计数器电路计数，则需要在计数器的时钟输入之前将时基信号和待测信号相与，则就满足相应的逻辑功能。
下面为各级的波形：
1、电路输出信号波形：
t
2、待测信号处理输出
3、接入与门后的输出波形：
施密特触发器属于电平触发，对于缓慢变化的信号仍然适用，当输入信号达到一定电压值时，输出电压发生突变。
当输入信号增加或减少时，电路有不同的阀值。
施密特触发器作为整形电路时，如果要求输入与输出同相则可在集成施密特反相器后再加一个反相器。
如将图中5脚外接控制电压
，改变
的大小，可以调节回差电压的范围。
如果施密特触发器的放电BJT输出端（7脚）外接一电阻，并与另一电源
相连，则由
输出的信号可实现电平转换。
3.3计数电路
由于设计要求显示出0—99Hz的周期信号的频率，所以计数电路必须是100进制的加法计数电路。
选用两片74HC160的级联来满足该设计要求。
将555多谐振荡电路和555施密特触发器相与产生的的方波脉冲信号送入74ls160的CLK端（计数信号输入端），这样74ls160的进位信号输出端RCO将原来的信号变成进位信号输出。
当一秒的时钟脉冲结束后，计数器也停止计数。
当下一次方波信号上升沿到达时，计数器继续计数，这不能满足设计的需要，因此要在满足设计需要则将计数器的使能端接上一个控制电路的输入电路。
设计计数电路如图3.4所示：
图3.4计数电路
本部分电路中用到了74HC160集成芯片，这种芯片是由CMOS构成，能够高速实现相应的逻辑功能。
74HC160是十进制加法计数器，当在低位芯片计数到9时，将会产生进位信号，此时低位ROC端的输出为高电平。
将低位ROC端与高位片的使能端（ET、EP）相连，这样就可以在低位片由低位片ROC端输出的上升沿时开始计数。
计数完成后低位片的ROC端输出再回到低电平。
由于输入的是同步时钟信号，在低位片的ROC端再次出现上升（即低位片再次出现进位信号）前，高位片不会计数。
再将各位输出的4位二进制代码输入译码电路中进行译码，最后在由数码管显示。
3.4锁存电路
本部分电路是由74HC373集成芯片组成，能够有效的实现它的逻辑功能。
在一秒时钟脉冲结束后，计数电路正常计数，译码显示出相应的频率数据，74HC373能够锁存这个数据，方便实际使用，而且在锁存过程中，不能中途对其锁存。
如果在中途锁存，计数器依旧在计数，而译码显示器却显示锁存数据，这不是我们设计的目的。
所以锁存器只能在计数结束后，锁住一次显示的时间，使保留到接受到新的一次时钟脉冲到达。
设计的锁存电路图如图3.5所示：
图3.5锁存电路图
3.5译码、显示电路
本部分电路中主要用到7448和共阴极数码管来实现译码和显示功能。
7448是将输入的4为二进制代码译为数码管所需要的电平信号，这种译码器有4个输入端，10个输出端，并且使低电平有效。
然后再通过数码管显示出所测量得的数据。
设计的电路如图3.6所示：
图3.6译码显示电路
3.6电路参数的计算
在时基电路中，我们用到的是由555定时器构成的多谐振荡器完成的。
在这样的电路中我们需要计算R1，R2，C1，C2对应的值。
我们需要1秒钟的时钟脉冲宽度，所以tPH=1s，由公式：
……………………（3.1）
式（3.1）中，电阻
单位为Ω，电容
单位F。
令
为1
，由公式得：
Ω，则有：
。
因为电容
为保护电容，则
。
在信号处理电路中，由于
为保护电阻，避免Vcc经过电阻回路到达7端的电流过大，烧坏器件，所以令
。
在计数电路中，我们选用的是十进制加法计数器74HC160D，通过两片74HC160D
的级联来实现了100进制计数器的功能。
4元件中集成块的运用
4.1555定时器
图4.1555定时器的组成图和引脚图
555定时器是一种运用极为广泛的中规模集成电路。
该电路使用灵活、方便，只需外接少量的阻容元件就可以构成多谐振荡器，单稳态触发器，施密特触发器等电路，其中多谐振荡器和单稳态触发器能够产生一定周期的脉冲波形，而施密特触发器则可以将不是方波信号转变为方波信号。
因而广泛使用于信号的产生、变换、控制和检测。
555定时器作为一种常用器件，在此对其管脚做简单的介绍。
1端和8端分别接直流电源VCC和地，2、6端为触发端，2端为低电平触发，6端为高电平触发，5端为外加电源控制端，7端为放电端，通常接电容，3端为输出端。
它的主要功能取决于比较器，比较器的输出控制RS触发器和放电BJT中T的状态。
在图4.1.1中R为复位输入端，当R为低电平时，不管其他输入端状态如何，输出
为低电平。
因此正常工作时，应将其接高电平。
如果在电压控制端（5端）施加一个外加电压（其值在0~
之间），比较器的参考电压将发生变化，电路相应的阀值、触发电平也随之变化，并进而影响电路的工作状态。
4.24LS160集成块
74LS160是一个具有异步清零、同步置数，可以保持状态不变的十进制上计数器。
用1片74LS160设计一个低于10进制的任意进制计数器有两种方法：
复位法、置位法。
此设计中用的是两片74LS160，构成两位数的计数器，即从0~99。
下图为74LS160的引脚图：
图4.274LS160的引脚图
由74LS160图可知，MR为异步清零端，PE为预置数控端，P1、P2、P3、P4为预置数据输入端，Q1、Q2、Q3、Q4为数据输出端，CET和CEP为计数使能端，TC是进位输出端，它的设置为多片集成计数器的级联提供了方便。
74LS160具有以下功能：
1、异步清零：
当MR为逻辑0时，不管其他输入端的状态如何（包括时钟脉冲CLK），计数器输出将被直接置零。
2、同步并行预置数：
在MR为逻辑1的条件下，当PE为逻辑0且有时钟脉冲CLK的上升沿作用时，P1、P2、P3、P4输入端的数据将分别被Q0~Q4所接收。
由于这个操作要与CLK上升沿同步，且P1~P4的数据同时置入计数器。
3、保持：
在MR=PE为逻辑1的条件下，当CEP=CET为逻辑0，即两个计数使能端中有为0时，不管有无CLK脉冲作用，计数器都将保持原有状态不变（停止计数）。
当CEP为逻辑0，CET为逻辑1时，进位输出TC也保持不变；而当CET为逻辑0时，不管CEP状态如何，进位输出TC为逻辑0。
4、计数：
当MR=PE=CEP=CET都为逻辑1时，74LS160处于计数状态。
4.374HC373集成块
在设计过程中，当一秒脉冲时钟结束后，使用一个74HC373集成块对待测信号频率进行锁存。
图4.3为74HC373集成块的引脚图：
图4.374HC373引脚图
由引脚图可以看出，D1~D8为数据输入端，Q1~Q8为数据输出端，LE为接电源Vcc。
4.474LS48集成块
74LS48集成块常用译码器，它常用与计算机中对存储器单元地址的译码，即将每一个地址转换成一个有效信号，从而选中对应的单元。
图4.4为74LS48的引脚图：
图4.474LS48的引脚图
7448七段显示译码器输出高电平有效，用以驱动共阴极显示器。
该集成显示译码器设有多个辅助控制端，以增强的功能。
它有3个辅助控制端LT、RBI、BI/RBI，分别简要说明一下：
1、灭灯输入BI/RBO
BI/RBI是特殊的控制端，有时作为输入，有时作为输出。
当BI/RBI作为输入使用且BI/RBI为逻辑0时，无论其他输入端是什么电平，所有各段输出a-g均为0，所以字形熄灭。
2、测试输入LT
当LT为逻辑0时，BI/RBO是输出端，且RBO为逻辑1，此时不管其他输入端是什么状态，所有各端输出a-g均为1，显示字形8。
该输入端常用检查7448本身及显示器的好坏。
3、动态灭零输入RBI
当LT为逻辑1，RBI为逻辑0且输入代码DCBA=0000时，各段输出a-g均为低电平，与BCD码相应的字形0熄灭。
利用LT为逻辑1与RBI为逻辑0可以实现某一位0的“消隐”。
此时BI/RBO是输出端，且RBO为逻辑0。
4、动态灭零输入NEI
BI/RBO作为输出使用是4，受控与LT和RBI。
当LT为逻辑1且RBI为逻辑0，输入代码DCBA＝0000时，RBO为逻辑0；若LT为逻辑0或者LT为逻辑1且RBI为逻辑1，则RBO为逻辑1。
该端主要用于显示多位数字时，多个译码器之间的连接。
5系统结构改进
电路的设计完成后，经过分析与老师的讲解我们发现所设计的电路中存在的一些问题，并进行了相应的改进：
（1）、在由555定时芯片组成的多谐振荡电路的输出波形中，输出波形是有一定周期的循环方波信号。
如果计数电路低位片的使能端一直处于高电平状态，则计数电路计数功能会一直持续下去。
为了改进这点，我们想到了当时基电路的输出第一个高电平时就不再输出高电平，并且一直持续下去。
则改进的电路如下：
图5.1改进后的电路原理图
我们想到了在时基电路的输出端接上一只JK触发器，经过了改装后使它变成D触发器的整理，时基电路的输出波形发生了变化，因为该D触发器为后沿触发，在原来的时基电路输出波形的后沿输出波形发生翻转并且一直持续下去。
则相应的输出波形变为：
t
（2）、为了使我们设计的电路具有更多的功能，当待测信号的频率大于99时，计数器将会自动清零，不再继续计数。
则需要我们的用计数电路的高位片来控制计数电路的清零（~CLR）端。
则计数电路改进后的电路图为：
图5.2计数电路改进后的电路图
由电路可以看出，本设计电路主要可以完成待测信号频率为0—99Hz的信号频率的测量。
当测量频率大于99Hz时，数码显示自动显示为“00”。
该频率计可以对正弦波，方波，三角波等具有周期的信号的频率的测量。
（3）、在系统调试过程中，当显示器显示99后，计数器能自动清零，显示器也自动会显示为00，但是要继续测量下一个频率，就必须关掉电源，重新开启才能进行下一次的测量。
如果在计数电路上加上一个延时电路，当它输出一个复位信号，直接将所有触发器等只置0，为后续新的一次测量做好准备。
但是在设计中遇到了很多的难题，最终没有将这个延时电路加入其中，这是这次设计中的一点不足之处。
6系统调试
电路的设计已经完成，进行相应的调试。
我们用到的仿真软件是multisim9.0，并用它对电路的相应功能进行测试，在仿真软件中，用示波器测量了相关单元模块电路的输出波形。
用555定时器构成多谐振荡器来完成时基电路的功能，它的输出波形是一个具有周期变化的方波信号，并且是以高电平为有效。
时基电路的输出波形如图6.1所示：
tw
t
图6.1时基电路输出波形
从图6.1中可知道，示波器中一格为0.5s，图中
为单位脉冲宽度，
=1.013s，由图形可以读出整个输出波形的周期T=1.428s。
在信号处理电路中，输入的信号为正弦波和三角波，输入波形如图6.2所示：
t
t
图6.2信号处理电路输入波形
图6.2中所用示波器的荧光屏上，每格为5ms。
则输入信号的周期T=11.166ms。
当输入经过了有555定时器构成的施密特触发器后经过触发器的整理过后就有了相同周期的方波。
输出的波形如图6.3所示：
t
图6.3信号处理电路输出波形
图6.3所用示波器的荧光屏上，每格为0.5s,则输出信号的周期T=11.166ms。
所以，有仿真结果可以看出经过了施密特触发器的信号处理电路的整形，待测信号的周期不发生变化。
在计数电路的使能控制电路中，由于该电路的输入信号是有时基电路的输出，所以经过了电路的整理，输出波形如图6.4所示：
t
图6.4计数电路使能控制信号电路输出波形
图6.4中使用的示波器的荧光屏上每格是0.5s。
在计数电路的CLK端输入如图6.5的波形：
t
图6.5计数电路时间脉冲波形
当计数电路输入图6.5波形时，计数电路低位片的RCO端的输出波形如图6.6所示：
t
图6.6计数电路低位片RCO端输出波形
由低位片的RCO端控制高位片的使能控制断，这样完成了计数器的级联，实现进制的增加。
调试电路时，我们主要是调试了时基电路、信号处理电路、计数电路使能控制信号电路的输出波形，观察是否和理论设想相同，经过示波器的检测和计算，得出正确结果。
7.设计总结和体会
这次的设计对我来说是一个难忘的回忆，从开始接到这个题目时，看起来很简单，但是在设计过程中却遇到了很多的困难。
作为一名大学生，而且是学电气的大学生，设计是我们得基本能力，是考察我们学习水平最简单的测验。
这次的设计中，我们从一片茫然中慢慢搜索中整理头绪，在图书馆中查阅了大量的资料，同时在网上也寻找了相当资料，最后在仿真软件中进行仿真，得到了上面的成果。
所以，这次课程设计是一次特殊的考验。
通过这次的设计，使我的逻辑思维得到了锻炼。
在构思设计思路的过程中，我们设计了两种方案，通过不断的比较、测试，最后得到这个方案，从中明白设计的思路和方案的确定是设计的首要任务，还有查阅资料也是相当重要的一个环节。
在这次课程设计中，感谢我们的指导老师，他在设计过程中给了我们很多的帮助，为我们的设计提供了很多指导。
从设计中，我明白了设计是一个很重要的技能，能自己设计出符合要求的设计方案是相当考验水平的，所以，如此重要的技能我们一定要认真学好，并且在以后的学习过程中，多锻炼这方面的能力，设计不同的课程题目。
为以后的工作提供最基本的设计能力。
8参考文献
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高等教育出版社，2005年6月
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清华大学出版社，2005年4月
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中国铁道出版社，2004年1
附录一：
电路原理图
附录二：
使用的元器件
元件名称
规格与用途
数量
74LS160N
计数器
2
74LS48D
译码器
2
LM555CM
施密特触发器
2
74HC08D
整合时基信号和待测信号
1
74HC04D
使能控制、清零控制
2
74HC76D
使能控制
1
1KΩ电阻
施密特触发器、时基电路
2
434Ω电阻
时基电路
1
1mF电容
时基电路
1
0.01μF电容
时基电路
1
共阴极数码显示器
显示测量数据
2
74HC373N
锁存
1
升级会员 