半导体制造工艺期末考试重点复习资料.docx

半导体制造工艺期末考试重点复习资料.docx

《半导体制造工艺期末考试重点复习资料.docx》由会员分享，可在线阅读，更多相关《半导体制造工艺期末考试重点复习资料.docx（6页珍藏版）》请在冰豆网上搜索。

半导体制造工艺期末考试重点复习资料

1、三种重要的微波器件：

转移型电子晶体管、碰撞电离雪崩渡越时间二极管、MESFET。

2、晶锭获得均匀的掺杂分布：

较高拉晶速率和较低旋转速率、不断向熔融液中加高纯度多晶硅，维持熔融液初始掺杂浓度不变。

3、砷化镓单晶：

p型半导体掺杂材料镉和锌，n型是硒、硅和锑

硅：

p型掺杂材料是硼，n型是磷。

4、切割决定晶片参数：

晶面结晶方向、晶片厚度（晶片直径决定）、晶面倾斜度（从晶片一端到另一端厚度差异）、晶片弯曲度（晶片中心到晶片边缘的弯曲程度）。

5、晶体缺陷：

点缺陷（替位杂质、填隙杂质、空位、Frenkel，研究杂质扩散和氧化工艺）、线缺陷或位错（刃型位错和螺位错，金属易在线缺陷处析出）、面缺陷（孪晶、晶粒间界和堆垛层错，晶格大面积不连续，出现在晶体生长时）、体缺陷（杂质和掺杂原子淀积形成，由于晶体固有杂质溶解度造成）。

6、最大面为主磨面，与<110>晶向垂直，其次为次磨面，指示晶向和导电类型。

7、半导体氧化方法：

热氧化法、电化学阳极氧化法、等离子化学汽相淀积法。

8、晶体区别于非晶体结构：

晶体结构是周期性结构，在许多分子间延展，非晶体结构完全不是周期性结构。

9、平衡浓度与在氧化物表面附近的氧化剂分压值成正比。

在1000℃和1个大气压下，干氧的浓度C0是5.2x10^16分子数/cm^3，湿氧的C0是3x10^19分子数/cm^3。

10、当表面反应时限制生长速率的主要因素时，氧化层厚度随时间呈线性变化X=B（t+）/A线性区（干氧氧化与湿氧氧化激活能为2eV,）；氧化层变厚时，氧化剂必须通过氧化层扩散，在二氧化硅界面与硅发生反应，并受扩散过程影响，氧化层厚度与氧化时间的平方根成正比，生长速率为抛物线X^2=B（t+）抛物线区（干氧氧化激活能是1.24Ev,湿氧氧化是0.71eV）。

11、线性速率常数与晶体取向有关，因为速率常数与氧原子进入硅中的结合速率和硅原子表面化学键有关；抛物线速率常数与晶体取向无关，因为它量度的是氧化剂穿过一层无序的非晶二氧化硅的过程。

12、较薄的氧化层MOSFET栅氧化层用干氧氧化，较厚的用湿氧氧化，如MOS集成电路中的场氧化层和双极型器件，以获得适当隔离和保护，20nm为界限。

13、给定氧化条件下，在<111>晶面衬底上生成的氧化层厚度大于<100>晶面衬底，因为<111>方向线性速率常数更大。

值得注意的是温度和时间相同时，湿氧氧化厚度是干氧的5~10倍。

14、氧化掩膜厚度一般用实验测量方法获得，主要取决于特定温度和时间下，不能使低掺杂硅衬底发生反型，典型厚度为0.5um~1.0um。

15、二氧化硅中各掺杂杂质扩散常数依赖氧的密度、性能和结构。

16、MOS器件受氧化层中的电荷和位于二氧化硅-硅界面处势阱影响。

17、势阱和电荷的基本类别：

界面势阱电荷Qit（由于二氧化硅-硅界面特性产生，取决于这个界面的化学组分，势阱位于二氧化硅-硅界面处，能态在硅禁带中，界面势阱密度有取向性，用低温450℃氢退火进行钝化处理）；固定电荷Qf（很稳定，难充电或放电，一般是阳性）；氧势阱电荷Qot（与二氧化硅缺陷有关，可以通过低温退火处理消除）；可移动离子电荷Qm（由于钠或其它碱性离子玷污导致，高温和高电场时可在氧化层中移动，改变阀值电压）。

18、测量氧化层厚度：

表面光度法、椭圆偏光法和颜色对比法（主观化，不精确）。

19、光刻：

将掩膜上的几何图形转移到涂在半导体晶片表面的敏光薄层材料上的工艺过程。

20、级别为M3.5的洁净室（公制），每立方米直径≥0.5um的尘埃粒子数不超过10^3.5，，大约为3500粒子数/m^3。

21、曝光设备性能参数：

分辨率、对准精度和生产效率.

分辨率指能精确转移到半导体表面光刻胶上的最小特征尺寸值；

对准精度指各个掩膜与先前刻在硅片上的图形相互套准的程度；

生产效率指某次光刻中掩膜在1小时内能曝光的硅片数。

22、光学曝光法：

遮蔽式曝光和投影式曝光；

遮蔽式曝光掩膜和硅片彼此直接接触为接触式曝光（由尘埃粒子引起的缺点：

掩膜与硅片接触时，硅片上的尘埃粒子或硅渣会嵌入掩膜，使掩膜永久性损伤，使随后使用它曝光的每个硅片有缺陷），彼此非常靠近为接近式曝光（将掩膜受损程度减至最小）。

23、一个完整的集成电路工艺流程需要15~20层不同的掩膜。

24、标准尺寸的掩膜衬底是由15x15cm^2，厚度为0.6cm的玻璃平板制成。

25、掩膜的主要指标是密度缺陷，掩膜制造过程或以后的图形曝光过程可能会给掩膜带来缺陷。

26、光刻胶是一种对辐照敏感的化合物，可分为正性和负性，正胶的曝光部分在显影时更易于溶解而去掉，所得图形与掩膜上相同，负胶曝光部分在显影时不易被溶解，所得图形与掩膜上相反。

正胶组成：

感光剂、树脂基片和有机溶剂，曝光前，感光剂不易溶于显影液，曝光后，曝光区内的感光剂由于吸收了能量导致化学结构发生变化，在显影液中可被溶解，显影后，曝光区内的光刻胶被去掉。

负胶是一种含感光剂的聚合物。

曝光后，感光剂吸收光能转变为化学能引起链接反应，是聚合物分子间发生交联，不易溶于显影液，经显影，未曝光部分被溶解，负胶缺点是显影时光刻胶吸收显影液溶剂膨胀，限制了负胶分辨率。

27、分辨率增强技术：

相移掩膜和光学邻近效应校正。

28、电子束曝光优点：

能生成亚微米线宽的光刻胶图形，自动化程度高，控制精确，比化学曝光法的聚焦好，而且能直接在半导体晶片上形成图形而不需掩膜；缺点电子束曝光机的产出率低，在分变率小于0.25μm时，每小时只能加工10片左右的晶片，只适于生产掩膜或制造少量定制电路或者验证设计之用。

29、聚焦电子束扫描方式：

光栅扫描和矢量扫描（节省时间）。

30、光学曝光中，分辨率受光衍射限制，电子束曝光中则受电子散射限制。

31、电子束在某处的辐照影响邻近区域的辐照现象为邻近效应。

32、离子束曝光由于离子质量较大，散射只用比电子若，故其比光学、X射线或电子束曝光技术有更高的分辨率。

离子束曝光系统：

扫描焦聚束系统和掩膜束系统。

33、曝光法：

电子束曝光、超紫外光曝光、X射线曝光、离子束曝光和光学曝光。

34、湿法化学刻蚀机理：

反应物通过扩散运输到反应表面、化学反应发生在此表面、通过扩散将反应生成物从表面移除。

35、最常用的刻蚀剂是硝酸和氢氟酸在水或醋酸中的混合液。

36、对硅晶格，<111>晶面比<110>晶面和<100>晶面的每隔单元上有更多的化学键，故<111>晶面上的刻蚀速率应该较小。

37、二氧化硅的湿法刻蚀通常使用添加或不添加氟化铵的HF稀释溶液。

38、室温下浓HF溶液、HF稀释溶液或煮沸的磷酸溶液可对硅的氮化物薄膜进行刻蚀。

39、典型刻蚀液是73%的磷酸、4%的硝酸、3.5%的醋酸和19.5%的去离子水混合溶液，温度在30℃到80℃间。

40、湿法刻蚀进行图形转移的缺点是掩膜层下有横向钻蚀，导致刻蚀后图形分辨率下降。

41、干法刻蚀就是等离子体辅助刻蚀，利用低压放电等离子体技术刻蚀方法，包括等离子体刻蚀、反应离子刻蚀、溅射刻蚀、磁增强反应离子刻蚀，反应离子束刻蚀和高密度等离子体刻蚀。

42、等离子体刻蚀工艺步骤：

刻蚀反应剂在等离子体中产生；反应剂以扩散方式通过不流动的气体边界层到达表面；反应剂吸附在表面；发生化学反应和离子轰击等物理效应生成可挥发性化合物；这些化合物从表面解析出来，通过扩散回到等离子体气体中，然后由真空装置抽出。

43、等离子体刻蚀技术基于低压时在气体中产生的等离子体。

基本方法是物理方法和化学方法；

44、大部分等离子体工艺释放红外线到紫外线范围内的射线。

45、硅沟槽刻蚀：

随着器件特征尺寸的减小，由于需要在电路器件与DRAM存储单元的贮存电容之间进行隔离，硅片表面面积也相应减少了。

这些表面隔离区可以通过对硅衬底刻蚀出沟槽，并用适当的电介质或导电材料填充来减少，深沟槽（<5μm）主要形成存储电容，浅沟槽（<1μm）用来隔离。

46、氯基和溴基的化学剂对硅有较高的硅刻蚀速率，且对二氧化硅掩膜具有较高的刻蚀选择性。

HBr+NF3+SF6+O2的混合气体来形成大约7μm深的沟槽电容，这种气体可以用于浅沟槽隔离的刻蚀。

47、在铝刻蚀过程中加入含碳的气体CHF3或N2以形成侧壁钝化，获得各向异性刻蚀效果。

48、掺杂是将一定数量的杂质掺入半导体材料的工艺，作用是改变半导体材料的电学特性。

扩散和离子注入是主要掺杂方法。

49、对于硅扩散，硼常用作p型杂质，砷和磷为n型杂质。

50、高温下，晶格原子在格点平衡位置附近振动，基质原子可能获得足够能量脱离晶格格点成为间隙原子，而产生一个空位，邻近杂质原子可以移到该空位，这种扩散机制为替代式扩散；间隙杂质原子从一个位置运动到另一个位置却不占据格点，称为填隙式扩散。

51、费克扩散方程或法则：

52、扩散工艺的结果用三种测量方式进行评估：

结深、薄层电阻和扩散层的杂质分布。

53、扩散分布也可以用电容—电压法测量。

54、测量总杂质分布更精确的方法是二次离子质谱法（SIMS）。

55、低温时扩散率为本征扩散率。

56、非本征扩散区域内，扩散率与杂质浓度有关，而且扩散和相继的扩散之间存在相互作用和协同效应。

57、离子注入将具有一定能量的带电粒子掺入到衬底中，注入能量在1keV到1MeV间，所对应离子分布的平均深度范围是10nm到10μm。

58、离子从进入晶片到停止在晶体中所经过的总距离称为射程R，从此距离在入射轴上的投影称投影射程Rp，投影射程的统计涨落为投影偏差σp。

59、降低沟道效应方法：

覆盖一层非晶体的表面层；将硅晶片晶向偏转；在晶片表面制作一个损伤层。

60、外延层生长技术有化学气相淀积和分子束外延。

61、分子束外延式指在具有极高真空度的环境中，一束或多束热原子流或者分子流与晶体表面发生反应而生成外延层的工艺。

62、真空技术参数-分子碰撞率Φ，即单位时间衬底的单位面积上多少分子与其碰撞，是分子质量、温度和压强的函数Φ=p（2πmkT）^（1/2）。

63、异质外延式指外延层与衬底是两种不同的半导体，且外延层必须保持理想化的界面，意味过界面的原子键必须连续。

64、三种外延层的生长：

晶格匹配外延、应力外延和无应力外延。

65、外延层中的缺陷：

来自衬底的缺陷（采用没有位错的半导体衬底避免）；来自界面的缺陷（衬底表面必须彻底清洗或采用方程SiCl4+2H2—Si+4HCl的逆反应进行现场反蚀）；沉积物或位错环；低角晶粒间界；刃型位错。

66、磷玻璃流：

低温淀积的磷玻璃（掺P的SiO2）在加热时会变软而流动，形成光滑表面，所以经常采用这种SiO2作为相邻金属层间的绝缘体。

适合采用磷的浓度为6%~8%。

67、减小ULSI电路中RC常数，需要互连材料具有低电阻率和掩膜层低电容。

68、保证正确操作，DRAM中存储电容必须保持为定值。

但对于平面结构，随着DRAM密度增加面积减小，故膜的介电常数必须增加。

69、多晶硅作为MOS器件的栅电极原因多晶硅电极可靠性方面性能优于铝。

70、金属常用物理气相淀积方法蒸发、电子束蒸发、等离子溅射淀积和溅射。

71、降低互连网络的PC时间延迟，同时需要高电导率的导线和低介电常数的绝缘体。

铜的优势是具有更高的电导率和电迁移抵御能力。

72、CMP方法的主要部分;待抛的表面；垫板，是使机械行为传到被抛表面的关键媒介；抛光液，提供了化学和机械两种效果。

73、电阻划分：

方块电阻，由注入工艺决定；L/W的比率，由图形尺寸决定。

每个末端接触空面积近似为单位面积的0.65倍。

74、集成电路电容：

MOS电容和p-n结电容。

75、所有的CMOS电路都潜在存在着棘手的闩锁问题，闩锁与寄生的双极型晶体管有关。

消除闩锁问题的有效技术室采用深槽隔离。

76、硅的高温和长时间氧化使得沟道阻挡层注入的离子侵入了有源区，使阀值电压VT漂移。

77、BiCMOS技术是将CMOS和双极型器件结构结合在单一IC芯片中。

原因在于创造一种新的IC芯片，同时具有CMOS和双极型器件的优点。

COMS在功耗、噪声容限和封装密度有优势，双极型在开关速度、电流驱动能力和模拟信号处理能力方面有优势。

78、砷化镓缺乏高质量的绝缘膜。

79、砷化镓固定优势：

电子迁移率高，对于给定的器件尺寸，其串联电阻较低；在给定电场下，漂移速度快，提高了器件的速度；能够制作半绝缘材料，可以提供晶格匹配的介质绝缘衬底。

缺点：

极短的少子寿命；缺乏稳定的自然保护氧化层；晶体缺陷多。

砷化镓IC技术重点是MESFET（多数载流子的运输和金属-半导体接触）。

80、MESFET制造工艺序列：

FET沟道注入->T栅的形成->自对准n+注入，其后退火->欧姆接触->第一层互连->穿通接触->第二层互连。

81、体硅微机械传感器的典型尺寸是毫米量级，而表面显微机械器件则是微米量级。

82、LIGA工艺步骤是光刻、电镀和成型。

其优点是制作三维结构的能力，其厚度与体显微机械器件相同，而且保留了表面显微机械加工的设计灵活性。

83、制造时将原材料转化成为成品的过程。

84、成本是可以用于评估任何制造工艺步骤的一个重要衡量标准，成品率直接影响成本。

成品率是执行同一套技术规范所制造的合格产品的比率。

85、ATE主要功能包括输入图形的产生、图形应用和输出响应检测。

86、封装CSPs的重要特征：

一是引出线和插入层使得封装后的设备足够柔韧，能够顺利通过在测试夹具上的全测试和老练；更好的适应在印刷电路板上的装配和工作过程中的竖向非平面性，以及热膨胀和收缩。

87、封装的互连线常采用引线键合、倒装芯片键合和载带自动键合。

88、控制图包括中心线、控制上限和控制下限。

89、两种最常用的品质控制图是缺陷图和缺陷密度图。

90、因素实验设计重要问题：

实验中选择一组变化的因素；确定各因素可能发生的变化范围。

91、成品率定义为达到额定技术要求器件或电路的百分比。

92、成品率可以分为功能和参数两类。

功能成品率定义为具备完全功能产品所占比例，也常称为硬成平率。

集成电路的功能成品率一般由物理缺陷引起的开路或短路来表征。

然而在某些情况下，具备完全功能的产品在一个或几个参数上仍然可能达不到技术要求，这种情况则应采用参数成品率来描述。

93、成品率模型通常是单位面积平均缺陷数和电子系统临界面积的函数。

94、计算参数成平率的一般方法是蒙特卡罗模拟。

95、CMOS逻辑技术未来的挑战：

超浅结形成；超薄氧化层；硅化物的形成；互连新材料；电源限制；SOI技术。