TLV320AIC10中文资料.docx
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TLV320AIC10中文资料
1绪论
TLV320AIC10使用过采样提供高分辨率的从数字到模拟（D/A）和从模拟到数字（A/D）的信号转换。
对于一般用途的应用程序,它允许2to1MUX输入，内置抗混滤波器，如电话接口电路放大，驻极体话筒前置放大器，等。
接受常规的模拟信号和辅助输入。
该装置包含一对16位同步串行转换路径（一个方向），DAC之前包括一个内插滤波器和在ADC之后包含一个抽取滤波器。
FIR滤波器可以绕过提供灵活性和节省功率。
片上提供的其他功能包括定时（可编程的采样率，连续数据传输，和FIR旁路）和控制（可编程增益放大器，通信协议，等）。
西格玛三角洲体系产生高分辨率模数和数模转换在较低的系统成本。
TLV320AIC10设计提高了与DSP的通信。
连续的数据传输模式完全支持TI的DSPautobuffering（阿布）降低DSP中断服务的开销。
自动级联检测（ACD）使梯级编程简单，支持一个主级联操作和高达七位的次级联。
主机接口直接配置模式使用单线串行口直接编程内部寄存器没有从数据转换串口干扰，或没有复位整个装置。
事件监控模式使DSP监控如电话摘机振铃检测等得外部事件。
在低功率模式的转换，TLV320AIC10数据在采样率8kSPS的功耗只有39毫瓦。
该装置的可编程功能是通过一个可以无缝连接接口的串行接口配置任何DSP接受4线串行通信，如tms320cxx。
选项包括软件复位，设备电源关闭，分别控制ADC和DAC，通信协议，信号的采样率，增益控制，以及系统的测试模式，如在附录A中列出了
TLV320AIC10特别适合于各种各样的免提车载套件，VoIP应用，电缆调制解调器，语音和电话地区，包括低比特率，高质量的压缩，语音增强，识别与合成。
它的低群延迟特性使得它适合于单或多通道有源控制应用。
1.1特性
•c54xx的软件驱动程序
•16位过采样A/D转换器
•16位过采样D/A转换器
•最大输出转换率：
–22kSPS的片上FIR滤波器
–88kSPS的旁路FIR
•FIR旁路模式的音频带宽音频带宽和8kSPS的最终采样率
–90dB的信噪比/ADC和DAC数字信噪比为87dB/杉木（杉木绕过88kSPS的/5V）
–87dB的信噪比/ADC和DAC数字信噪比为85dB/杉木（杉木绕过88kSPS的/3.3V）
•芯片的FIR产生84dB的信噪比ADC和85dB的信噪比DAC在超过11kHz的带宽时
•内置的功能包括PGA，反走样的模拟滤波器，和通用运算放大器接口（如麦克风接口和混合接口）
•无缝串口接口的DSP（TItms320cxx，SPI，或标准的DSP）
•自动级联检测（ACD）使级联编程简单，允许多达8个设备被连接在级联。
•飞行重构模式包括直接配置模式、二次通信模式（主机接口）。
•连续数据传输模式使用autobuffering（阿布）降低DSP中断服务的开销
•事件监控模式提供了外部事件控制，如环/摘机检测
•可编程的ADC和DAC转换率
•可编程输入和输出增益控制
•独立的软件控制ADC和DAC断电
•模拟（3-V至5.5V电源操作）
•数字（3-V至5.5V电源操作）
•功耗（PD）39mwrms典型8-ksps在3.3V
•硬件省电模式0.5兆瓦
•内部和外部参考电压（Vref）
•差分和单端模拟输入/输出
•2s的补充数据格式
•测试模式，它包括数字和模拟环回
•600欧姆的输出驱动器
1.5引脚说明
名称管脚号I/O描述
ALTIN26I串行输入的事件监控模式。
配置此引脚到低，如果不使用。
AURXCP3I接收器路径/GP放大器同相输入。
它需要连接到AVSS如果不使用。
AURXM2I接收器路径A1放大器反相输入端，反相输入或辅助模拟输入。
它需要连接到AVSS如果不使用。
也可以用于通用放大。
AURXFP1I接收路径放大器A1的反馈，或同相输入辅助模拟输入。
它需要连接到AVSS如果不使用。
也可以用于通用放大。
AVDD145I模拟电源
AVDD234I模拟电源
AVSS33,40,I模拟地
42,46
DCSI25I直接配置串行输入直接对内部控制寄存器编程。
配置该引脚为高如果不使用。
DIN17I数据输入。
DIN接收DAC输入数据和寄存器中的数据从外部数字信号处理器（DSP），和同步到SCLK和FS。
当FS为低时数据在SCLK的下降沿锁存。
当FS不激活时DIN在高阻抗。
DOUT16O数据输出，传送ADC输出数据和寄存器数据，并同步到SCLK和FS。
当FS为低时数据发出在SCLK的上升沿。
FS不激活时串行数据输出是高阻抗。
DTXIM7I发射器路径模拟反相输入放大器A3。
也可用于一般用途的放大。
DTXIP6I发射器路径A4模拟放大器同相输入。
也可用于一般用途的放大。
DTXOM5O发射器路径A4反馈放大器输出负。
也可用于一般用途的放大。
DTXOP4O发射机路径放大器A3反馈积极输出。
也可用于负输出。
DVDD115I数字电源
DVDD230I数字电源
DVSS14,29I数字地
FC24I硬件要求二次通信。
配置此引脚到低，如果不使用。
FILT38O带通滤波器。
滤波器提供的带隙基准解耦，并提供2.5V。
电容器最佳值为0.1µF（陶瓷）。
这个电压节点应载入只有一个高阻抗直流负载。
FLAG23O通过控制寄存器3位D4控制。
如果D4=0（默认），FLAG引脚输出通信标志是低/高表明首次通信/二次通信间隔。
如果D4=1，FLAG引脚输出的D3的值。
FS22I/O帧同步。
当FS变低，DIN开始接收数据位和DOUT开始传送数据位。
在主模式，FS是内部产生的，在数据从DIN传送到DOUT过程中为低。
在从模式，FS是外部产生的。
FSD21O帧同步延迟输出。
FSD输出从设备到主设备的帧同步主信号。
FSD应用于从机FS输入与主机FS信号具有相同的时间。
需要一个上拉电阻，如果不使用。
INM48O反相输入模拟调制器。
如果内部抗混滤波器是旁路INM要求一个低输出阻抗的外部电阻抗混滤波器。
INP47O同相输入到模拟调制器。
如果内部抗混滤波器是旁路，INP要求一个低输出阻抗的外部电阻抗混滤波器。
M010I结合M1选择串行接口模式（帧同步模式）
M111I结合M0选择串行接口模式（帧同步模式）
MCLK20I主时钟。
驱动模拟接口电路的内部时钟。
M/S27I主/从选择输入。
当m/s的高，该设备是主机，当是低的，它是一个从机。
OUTM9ODAC的反相输出。
与OUTP功能相同，互补输出。
OUTP8ODAC的输出同相输出。
OUTP也可以单独使用单端操作。
PWRDWN12I关机。
当PWRDWN拉低，器件进入掉电模式，串行接口是残疾的，和大多数的高速时钟被禁用。
然而，所有的寄存器值保持不变。
当PWRDWN再次拉高，装置恢复满功率运行时无需重新初始化。
PWRDWN只重置计数器，保存程序寄存器内容。
见章节2.2.2更多信息。
RESET13I复位功能是提供给所有的内部寄存器初始化为它们的默认值。
串行端口可以配置为默认状态。
见附录A。
所有级联器件的复位引脚必须绑在一起。
SCLK19I/O移位时钟。
SCLK信号时钟的串行数据转换为在帧同步间隔从DIN输入和从DOUT输出。
当配置为输出（M/S高），SCLK为内部产生，frame-sync除以256（级联设备＜5）或512（级联设备>4）。
当配置为输入（M/S低），外部生成的SCLK是必须与主时钟同步帧同步。
VMID43O参考电压输出的AVDD/2
1.6定义和术语
数据传输的时间间隔数据从DOUT到DIN的时间。
间隔是16个移位时钟周期和数据传输是由FS信号的下降沿启动。
信号数据这是指在输入信号和所有通过模数转换器通道的转换，和信号通过DAC通道模拟输出。
这是在对比与纯粹的数字软件控制数据。
首次通信首次通信是指数字数据传输间隔。
由于设备同步，信号数据字从ADC通道到DAC通道发生同时。
二次通信二次通信是指数字控制和配置数据转到DIN，和寄存器从DOUT读取数据。
数据传输发生当通过硬件或软件的要求。
SPIFrame/pulsesyncFrame/pulsesync指的是FS信号的下降沿启动数据传送时间间隔。
主要FS开始的主要沟通，和继发性FS启动二级通信。
Frame/pulsesyncandsamplingperiod
帧脉冲同步和采样周期是连续FS信号下降沿之间的时间，总是等于256xsclk如果级联设备小于5，或512xsclk如果数目大于4的连锁装置。
Fs采样频率
ADC通道ADC的通道是指所有的信号处理电路的模拟输入和在DOUT
数字转换的结果。
DAC通道DAC通道是指所有的信号处理电路之间的应用DIN的数字数据和应用于OUTP和OUTM的差分输出模拟信号。
主机主机接口的任何处理系统，DIN，DOUT，SCLK的，FS，和/或主。
PGA可编程增益放大器
FIR有限脉冲响应
DCSI直接配置主机的串行接口
1.7寄存器功能概述
有五个控制寄存器，使用方式如下：
寄存器0无操作寄存器。
寻址寄存器0允许二次通信的要求不改变任何其他寄存器。
寄存器1控制寄存器1。
该寄存器的数据具有以下功能：
•产生输出标记指示抽取FIR滤波器溢出（读周期只）
•使能通用运算放大器A1，A3，A4
•启用/旁路ADC模拟抗混叠滤波器
•选择正常或辅助模拟输入
•控制16位或（15+1）-DAC操作位模式
•激活软件复位
•启用/旁路的抽取滤波器
•启用/旁路插值FIR滤波器
寄存器2控制寄存器2。
该寄存器的数据具有以下功能：
•控制低功耗模式，控制数据在8kSPS•的速率
•控制的分频寄存器，确定滤波器的时钟频率和采样周期
寄存器3控制寄存器3。
该寄存器的数据具有以下功能：
•软件关机
•选择模拟反馈，数字反馈，和事件监控模式
•控制连续的数据传输模式
•控制一位通用输出标志的值
•控制标志引脚输出
•启用/禁用ADC路径
•启用/禁用DAC的路径
•控制16位或（15+1）-ADC操作位模式
寄存器4控制寄存器4。
该寄存器的数据具有以下功能：
•控制4位输入的PGA增益
•控制4位输出的PGA增益
2功能描述
2.1产品功能
2.1.1操作频率
采样频率由首次通信的频率表示，是来自主时钟的（主）用下面的公式输入：
FS=采样频率=MCLK（转换）/（256×n），n=1，2，32……
采样频率的倒数是连续两个主帧同步下降沿之间的时间。
这一次是转换期。
例如，设置的转换率8千赫MCLK=256*N*8000。
注：
N的值在控制寄存器2中定义，最大值为32。
2.1.2ADC信号通道
IN（InP，INM）和AUX（aurxfp，aurxm）输入可以使用内置的抗混叠滤波器可以绕过写一个1到控制寄存器1的D5位。
AUX输入可以连接到通用放大器A1作为通用应用程序，如驻极体话筒接口和2-to-4-wire混合接口，通过写1到控制寄存器1的D6位。
控制寄存器1位D4选择IN或AUX作为模数转换器。
选定的输入信号是由PGA放大应用到ADC的输入。
ADC将信号转换成离散输出数字在2s的补充数据的格式，在采样周期内对应于模拟信号的值。
这16位（或15位）数字的话，代表PGA后模拟输入信号的采样值，是时钟的串行端口（DOUT）在SCLK的上升沿在帧同步（FS）期间，每个SCLK周期一位，一个字对应一次初始通信。
二次通信期间，以前编程到寄存器的数据可以读取出来。
如果一个寄存器读取并不是必需的，所有16位被清除0在第二通信。
这个读操作是通过在代表二次通信器件将D12位设置为1，发送相应的寄存器地址完成（d11-d9）完成的。
时间序列图2–1和2–2。
抽取FIR滤波器可以被绕过通过写控制寄存器1的D2位为1。
整个ADC通道被关闭以节省功耗，写作01到控制寄存器3的D2和D1。
2.1.3DAC信号通道
DIN收到主机16位串行数据字（2s的补充）在初始通信间隔期间。
这16位数字，代表PGA之前的模拟输出信号，串行端口（DIN）的时钟在SCLK的下降沿在帧同步的时间间隔，一位对应一个SCLK和一次初始通信间隔的一个字。
数据通过由一数字内插滤波器和1位数字调制器组成的∑-ΔDAC转换成个脉冲串。
该调制器的输出通过一个内部低通滤波器完成信号重建。
最后，施加到一个输入的模拟信号编程增益放大器能够驱动600欧姆负载差异在OUTP和OUTM输出。
时序列图2–3所示。
在第二通信，数字控制和配置数据，加上注册地址，通过DIN输入（见附录A寄存器映射）。
这16位数据被用来初始化寄存器或读出寄存器内容通过DOUT输出。
如果一个寄存器初始化是不需要的，一个没有操作字（d15-d9所有设置为0）可以使用。
如果D12设置为1，控制寄存器的内容，指定的D7-D0的，在同一次通信通过DOUT发送（见第2.1.5）。
时间序列图2–4所示。
插值FIR滤波器可以被绕过通过写控制寄存器的D21位为1。
整个DAC通道被关闭以节省功耗，通过写控制寄存器3的位D2和D1为10。
2.1.4MIC输入
辅助输入（aurxfp，aurxcp，和aurxm）可以被编程为一个麦克风接口例如驻极体传声器，如图2.5所示，通过写控制寄存器1的D6和D4为1。
通过DG使能MIC输入自动选择aurx通道作为ADC的输入。
2.1.5抗混叠滤波器
内置的抗混叠滤波器具有3-dB截止频率70千赫。
2.1.6∑-Δ模数转换器
∑-Δ模数转换器是一个128×过采样∑Δ调制器。
该ADC提供高分辨率，使用过采样技术的低噪声性能。
由于过采样，只有单柱RC滤波器的模拟输入是所需的。
2.1.7抽取滤波器
抽取滤波器降低数据率的采样率。
这是一个按1:
64比率完成的。
抽取滤波器的输出是一个16位2s的补充数据字时钟在选定的采样率对于这个特定的数据通道。
过滤器的体重是0.45×FS和尺度线性采样率。
2.1.8∑模数转换器
∑模数转换器是一个有128×过采样∑Δ调制器。
DAC提供高分辨率，使用过采样技术的低噪声性能。
2.1.9内插滤波器
内插滤波器以当前采样率的64倍对数字数据进样重复采样。
高速数据从插值滤波器输出用于Sigma-DeltaDAC。
该滤波器的带宽为0.45×FS和尺度线性采样率。
2.1.10模拟和数字反馈
模拟和数字反馈测试提供测试ADC/DAC通道数据模式的一种手段，可以用在电路系统级测试。
模拟反馈路线DAC的低通滤波器的输出为通过ADC转换数字字的模拟输入。
数字反馈路线的ADC输出作为DAC的输入。
通过写控制寄存器3的D7和D6位为01启用模拟反馈。
通过写控制寄存器3的D7和D6位为10启用数字反馈。
（见附录一）。
2.1.11FIR溢出标志
抽取滤波器的FIR滤波器组在控制寄存器1设置溢出标志位（位D7）表示输入的模拟信号超出计算范围。
当FIR溢出标志在寄存器中被设置，它保持寄存器设置值直到由用户阅读。
阅读此值重置溢出标志。
如果FIR溢出时，输入信号被衰减由PGA或其他方法。
2.1.12FIR旁路模式
提供旁路的抽取和内插滤波器的FIR滤波器的部分的选项。
通过控制寄存器1的D2位选择此模式，有效提高了FS和SCLK信号频率为正常的FIR滤波器的输出率的4倍，由于旁路过滤阶段抽取/内插因子为4。
这两个路径中的Sinc滤波器不能设置为旁路。
该aic10支持最多四个设备级联。
如果FIR滤波器是旁路，信噪比（SNR）降低到69分贝。
FIR旁路模式提供给用户在特定的要求的应用程序的基础上灵活地执行自己的抽取/内插FIR滤波器。
例如，用户可以选择这种方式绕过抽取和插值FIR滤波器，执行低阶的FIR滤波器和IIR滤波器的群延迟为外部在要求小于17/FS应用DSP，这是aic10s总群延迟。
2.1.13低功耗模式
选择低功耗模式，其中aic10通常消耗38.6毫瓦，设置控制寄存器2位D7为1，设定采样率在8kSPS。
2.1.14事件监控模式
这一模式只在寄存器写入周期是可用的，并由写11位到控制寄存器3的D6和D7位启用；执行寄存器读取终止事件监测模式3。
事件监视器模式为硬件控制和外部事件监测应用的需要提供。
通过允许装置驱动的标志终端（通过设置控制寄存器的3位D3），主DSP能够控制系统通过相同的串口连接装置。
在二次通信周期这种控制是监控的AlTiN值的能力。
这个函数的一个应用是监测环检测检测从电话应答系统或摘机。
标志允许应对这些输入控制信号。
图2–6显示，这种操作模式相关的时间。
2.2复位和低功耗功能
2.2.1软件和硬件复位
该TLV320AIC10重置内部计数器和寄存器响应于两个事件中的一个：
•低将复位脉冲施加到终端的复位
•1写入到可编程软件（控制寄存器1的D3复位位）
这两个事件复位控制寄存器和清除所有的时序电路。
复位信号应至少有六个主时钟周期长。
在主从级联设备中建议的复位信号与主时钟同步，并把所有的复位引脚连在一起。
设备级联，软件重置所有的设备至少需要两个FS周期，主设备总是最后编程。
2.2.2软件和硬件掉电
随着数字接口的例外，当控制寄存器3的D1和D2位设置为1时器件进入掉电模式。
当PWRDWN为低时，整个装置断电。
在任一情况下，寄存器的内容保存和监控放大器的输出是在保持在中点电压减少持久性和点击。
软件关机的数量高于硬件电源关闭因为必须保存数字接口的有源电流。
软件和硬件掉电模式之间的差异在以下各段详细。
图2–7表示内部断电逻辑。
2.2.2.1软件掉电
控制寄存器3的D1和D2设置为1，单片TLV320AIC10进入软件省电模式。
在这个状态，数字接口电路仍然活跃，而内部ADC和DAC通道和差分输出OUTP和OUTM是禁用的，和DOUT和FSD是无效的。
在二次通信时寄存器仍然接收数据，但初始串行通信数据被忽略。
控制寄存器3的D1和D2复位时，该装置返回到正常运行状态。
2.2.2.2硬件掉电
当PWRDWN为低时，器件进入硬件掉电模式。
在这种状态下，内部时钟制电路和差分输出OUTP和OUTM被禁用。
所有其他的数字I/O禁用，或保持在他们进入掉电模式之前的状态下。
DIN不能接受任何数据输入。
该装置只能在PWRDWN为高时返回正常操作。
当设备不保持在硬件省电模式，PWRDWN必须为高。
2.3时钟源
MCLK是外部主时钟输入。
时钟电路在器件中产生并分配必要的时钟。
当装置是在主模式，SCLK和FS是输出，来自MCLK提供设备和DSP之间的串行通信（数字信号处理器）的时钟。
当在从模式，SCLK和FS是输入。
SCLK可以连接到一个更快的时钟源加快主机和从机之间的串行通信，
而内部时钟保持在每个FS周期有256个时钟用于内部处理。
在SPI模式下，该设备是从机，SCLK连接到spiclk源。
2.4数据输出（DOUT）
Dout被放置在高阻抗状态在完成LSB传输后。
在初始通信时数据字是ADC的转换结果。
在二次通信中数据是寄存器的读结果，当通过读/写控制（R/W）请求时。
如果一个寄存器的读取不要求时，第二字的低八位全为零。
主从状态（M/S）的终端是由二次通信的MSB反应的（DOUT，D15位），和初始通信的LSB位（DOUT，位D0）。
2.4.1数据输出，主模式
在主模式，DOUT在主帧（FS）同步下降沿离开高阻抗状态。
最重要的数据位，首先出现在DOUT。
2.4.2数据输出，从模式
在从模式，DOUT是由外部帧（FS）同步下降沿离开高阻抗状态。
最重要的数据位，首先出现在DOUT。
2.5数据输入（DIN）
在初始通信中，数据字是输入到DAC通道的数字信号。
如果使用（15＋1）位数据格式，LSB（D0）被用来请求二次通信。
在二次通信中，数据是控制和配置数据，把器件设置成一个特定的功能装置（见3节，串行通讯）。
控制寄存器1的LSB决定它是否是一个15+1位或16位的输入。
2.6FC硬件请求二次通信
FC输入提供二次通信的硬件要求。
FC的工作与初始通信的LSB有关。
FC应该连接低如果不使用。
2.7FS
帧同步信号（FS）显示设备准备好发送或接收数据。
FS是一个输出，如果m/s引脚
连接到高（主模式），和一个输入如果m/s引脚连接到低（从模式）。
输出值FSD是第一帧同步信号（FS）的延迟版本，在第一次FS之后输出32个sclks后的，并作为下一个从设备的帧同步输入（见图2–14）。
数据转移出DOUT和输入到DIN开始于FS信号的下降沿。
它可以被配置为一个框架或作为一个脉冲信号，由引脚M0和M1的决定。
在正常操作中，数字串行接口包括移位时钟（SCLK），帧同步信号（FS），ADC通道输出数据（DOUT），和DAC通道数据输入（DIN）。
在首次帧同步区间，SCLK驱动ADC通道的结果从DOUT输出，16位/（15+1）位DAC数据通过DIN输入。
在二次帧同步的时间间隔，在正常操作中SCLK时钟驱动寄存器中的数据通过DOUT输出。
如果读位（D12）设置为1，该装置将控制和设备参数通过串行数据输出。
时序图2-1，2-2，2-3所示，2-4。
TLV320AIC10有四个串行接口模式，支持大多数现代DSP引擎。
这种模式可以通过M0和M1选择。
在模式0（图2–8），FS是一位宽，在每次数据传输的第一位（MSB）之前的一个SCLK周期有效。
在模式1（图2–9）和2（图2–10），单片TLV320AIC10作为FS是spisel决定采样速率接口的SPI主机的从机。
SCLK需要自由运行。
在模式3（图2–11），在数据传输到DIN、DOUT时FS是低。
2.7.1FS功能---连续数据传输模式（只有主机有）
控制寄存器3的D5位写1可以使能连续传输模式。
在这种模式下，数据位连续的发送和接收，在每下一个FS之间无休止，并没有进一步的帧同步FSS生成。
二次通信不可用。
禁止连续传输通过使用直接配置模式（见第3.3节）或重置装置。
2.7.2FS功能—快速传输模式（只有从机有）
通过连接较快时钟到SCLK引脚，在从模式的一个独立的aic10器件，数据可以在高于256×FS的速率被发送和接收。
2.7.3FS功能—主模式
TLV320AIC10主模式是通过连接M/S引脚为高进行选择的。
在主模式，TLV320AIC10产生帧同步信号（FS），在与DSP通信时，在SCLK的上升沿变低并保持直到16位数据传送完成。
2.7.4FS功能---从模式
从模式是通过连接M/S为低进行选择。
帧同步时序由外部主机产生，如图2–13所示（即，FSD）和应用从机的FS来控制ADC和DAC时序。
2.7.5FSD功能—级联模式
在级联模式下，DSP必须能够根据附录A中的寄存器识别主机和从机。
级联模式中的每个设备包含一个3位级联寄存器（d15-d13寄存器中的地址），被ACD（自动级联检测）编程，通过与其位置相对的地址值，在装置上电初始化时级联（见附录一）的值。
主机的设备地址等于级联中从机的数量。
例如，图2–14中，d15-d13是主机地址为011，如图
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