信号的种类及其对应的标准.docx

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信号的种类及其对应的标准

信号的种类及其对应的标准（个人整理）

（2012-06-1720:

45:

30）

标签：

信号

种类

标准

ttl

cmos

lvttl

ecl

lvds

cml

分类：

 硬件类

 一.TTL

1.定义

全称Transistor-TransistorLogic,即BJT-BJT逻辑门电路，是数字电子技术中常用的一种逻辑门电路。

TTL电平信号被利用的最多是因为通常数据表示采用二进制规定，+5V等价于逻辑"1"，0V等价于逻辑"0"，这被称做TTL（晶体管-晶体管逻辑电平）信号系统，这是计算机处理器控制的设备内部各部分之间通信的标准技术,TTL电路是电流控制器件。

TTL输出高电平>2.4V，输出低电平<0.4V。

在室温下，一般输出高电平是3.5V，输出低电平是0.2V。

最小输入高电平和低电平：

输入高电平>=2.0V，输入低电平<=0.8V，噪声容限是0.4V。

2.功耗

TTL门电路的功耗比较大，约为十毫瓦，在输出信号发生跳变时，TTL门电路会产生数值较大的尖峰电流，引起较大的动态功耗。

3.速度

TTL门门电路的速度较高，高于CMOS门电路，影响TTL门电路工作速度的因素是电路内部管子的开关特性，电路结构及内部的各电阻阻值。

电阻数值越大，工作速度越低，管子的开关时间越长，门的工作速度越低。

门的速度主要体现在输出波形相对于输入波形上有传输的时延TPD,假设空载的功耗为P，则速度-功耗积=TPD*P,这是器件性能的一个重要的指标，其值越小则表明其器件的性能越好

4.其他

TTL门电路中输入端负载特性：

悬空时相当于输入端接高电平。

因为这是可以看做是输入端接一个无穷大的电阻；在门电路输入端串联10K电阻后再输入低电平，输入端出现的是高电平而不是低电平。

因为TTL门电路的输出段负载特性，只有在输入端接的串联电阻小于910欧时，它输入来的低电平信号才能被门电路识别出来，串联电阻再大的话输入端就一直呈现高电平。

电路 非门：

当A输入低电平，晶体管T工作于截止区，T关断，L输出高电平，负载电流从VCC流到RC再到负载最后流入地，负载流过RC将产生压降，使电路输出高电平电压下降，所以要获得理想的负载特性，RC越小越好；

当A输入高电平，晶体管T工作在饱和区，负载电流和RC上的电流同时流入T的集电极，使输出低电平电压上升，为了减少RC的电流，RC越大越好。

与非门：

 二.CMOS

1.定义：

CMOS（ComplementaryMetalOxideSemiconductor），互补金属氧化物半导体，场效应管就是有这种材料做成，所以CMOS电路一般由场效应管构成。

在CMOS电路中，1逻辑电平电压接近于电源电压，0逻辑电平接近于0V，一般来说，Vcc：

5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。

CMOS的逻辑电平范围比较大（5—15V），抗干扰性强，具有很宽的噪声容限。

与TTL电路不同，CMOS电路是电压控制器件。

2.功耗

CMOS门电路的功耗很低，其静态功耗约为几十纳瓦。

CMOS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片就越热。

CMOS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，否则电流一直在增大，这种现象就是锁定效应。

当产生锁定效应时，CMOS的内部电流能达到40mA以上，很容易烧毁芯片。

3.速度

与TTL电路不同，影响CMOS电路工作速度的主要因素在于电路的外部，即负载电容CL,CL是主要影响器件工作速度的原因。

由CL所决定的影响CMOS门的传输延时约为几十纳秒，这个速度比TTL电路慢

4.其他

CMOS电路是电压控制器件，它的输入阻抗很大，对信号的捕捉能力很强，所以，不用的管教不能悬空，要接上上拉电阻或下拉电阻给它一个稳定的电平，当接长信号传输线时，在CMOS电路端接匹配电阻。

5.电路 非门：

Vi="0"时：

VGSn=0，VGSp=-VDD ，P管导通，n管截止VO="1"=VDD；Vi="1"时：

VGSn=Vi，VGSp=0n管导通，p管截止VO="0"（=0V）

与非门：

或非门：

LVTTL

LVTTL：

（LowVoltageTTL），低电平式晶体管-晶体管逻辑电路。

顾名思义，就是以低电平驱动的TTL电路。

LVTTL又分3.3V、2.5V以及更低电压的LVTTL（LowVoltageTTL）。

3.3VLVTTL：

Vcc：

3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。

2.5VLVTTL：

Vcc：

2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。

LVTTL与TTL类似，这里不再累述。

三.ECL

ECL（EmitterCoupledLogic）即发射极耦合逻辑电路，也称电流开关型逻辑电路。

它是利用运放原理通过晶体管射极耦合实现的门电路。

ECL电路的逻辑摆幅较小（仅约0.8V，而TTL的逻辑摆幅约为2.0V），当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是ECL电路具有高开关速度的重要原因。

但逻辑摆幅小，对抗干扰能力不利。

由于单元门的开关管对是轮流导通的，对整个电路来讲没有"截止"状态，所以单元电路的功耗较大。

从电路的逻辑功能来看，ECL集成电路具有互补的输出，这意味着同时可以获得两种逻辑电平输出，这将大大简化逻辑系统的设计。

ECL集成电路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出，故这种电路具有很高的输入阻抗和低的输出阻抗。

射极跟随器输出同时还具有对逻辑信号的缓冲作用。

在所有数字电路中，它工作速度最高，其平均延迟时间tpd可小至1ns。

ECL电路是由一个差分对管和一对射随器组成的，所以输入阻抗大，输出阻抗小，驱动能力强，信号检测能力高，差分输出，抗共模干扰能力强。

但是由于单元门的开关管对是轮流导通的，对整个电路来讲没有"截止"状态，所以电路的功耗较大。

电路：

两输入或门/或非门：

分析：

整个电路可分为三大部分：

电流开关、定偏电压源、射随器输出。

1：

电流开关：

由T1、T2及负载电阻RC1、RC2，耦合电阻RE构成，完成"或"及"或非"功能。

RP为下拉电阻。

当A、B开路时：

VE=VBB-VBE2

设A、B至少有一个高电平，则VE上升，T2截止，VC1为低电平,VC2输出高电平

此时：

VE=VOH-VBE1 VC1=0V=高电平，VC2=-α2IE2RC2

设A，B全为低电平，T1截止，T2导通,VC1高电平,VC2低电平

VC2=0V=高电平，VC1=-α1IE1RC1=低电平，所以：

VC1=（A+B）' ,VC2=A+B

2：

射随器输出

由T3，T4，RO1，R02构成。

加射随器首先解决了负载能力问题。

其次，降低了输出电平：

VOH=-VBE

VOL=-αIERC-VBE

设VBE3=VBe4

IEIRC1=IE2RC2

则两个输出端"0""1"电平分别等值

 现在分析耦合问题

设：

VA=VOH=-VBE

则：

VC1=-αIE1RC1

VCB=-αIE1RC1+VBE

根据非饱和要求，应有VCB≥O

-αIE1RC1+VBE ≥O

（-αIERC-VBE）+VBE≥-VBE

VOL-VOH≥-VBE

VOH-VOH≥VBE

于是：

ECL电路逻辑摆幅小于VBE。

 3．参考电压源VBB：

由R1、R2、D1、D2、T5构成。

考虑单输入端ECL单元

当VA=VBB时，T1、T2导通能力相当

VC1=VC2 Vor=Vnor

此时，VA微弱的变化将使输出电平确定。

因此可以认为：

最佳抗干扰设计：

当温度变化时，VOH ，VL变化，于是VBB应跟随变化。

将VOH ，VL代入：

VBB =-VBE

这就是对参考电源的要求

分析参考电压源

当D采用BE结，适当地选了以R1,R2数值。

可使VBB保持在高、低电平的中点。

ECL电路的高速性能可以从以下几个方面反映出来：

A：

逻辑摆幅小，节点电流充放电幅度小，时间短。

B：

晶体管不进入饱和，无存贮时间。

C：

定偏管T2工作于共基极状态，输入管T1基极电位变化幅度小，相当于定偏管电流作为输入信号，通过射极传递到集电极，故T1类似于共基使用，频响好。

四.LVDS

LVDS（LowVoltageDifferentialSignal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。

LVDS的典型工作原理如图1所示。

最基本的LVDS器件就是LVDS驱动器和接收器。

LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5mA。

LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100Ω的匹配电阻，并在接收器的输入端产生大约350mV的电压。

当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑"1"和逻辑"0"状态。

LVDS的电特性，包括：

低摆幅（约为350mV）；低压摆幅，恒流源电流驱动，把输出电流限制到约为3.5mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。

这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本；具有相对较慢的边缘速率，LVDS具有高速、超低功耗、低噪声和低成本的优良特性.LVDS使用注意：

可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil（0.25mm）。

100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。

 五.CML

CML即CurrentModeLogic，也就是电流模式逻辑，CML电路主要靠电流驱动，可以说CML是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少了外围器件，使用时直接连接就可以，基本上不需要在IC外面做匹配，此特点使单板硬件设计更简单，单板看起来更简洁，CML的摆幅较小，功耗比较低。

    CML输出结构：

         如上图所示，CML的输出电路形式是一个差分对，该差分对的集电极电阻为50ohm，输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16mA，假定CML的输出负载为一50ohm上拉电阻，则单端CML输出信号的摆幅为VCC ~VCC-0.4V。

在这种情况下，差分输出信号摆幅为800mV，共模电压为VCC-0.2V。

若CML输出采用交流耦合至50ohm负载，这时的直流阻抗由集电极电阻决定，为50ohm，CML输出工模电压变为VCC-0.4V，差分信号摆幅仍为800mV。

    CML波形：

   CML的输入一般都是片内匹配好的，50ohm上拉到VCC，而且大部分是交流耦合。

   CML的输入结构：

CML的摆幅一般在600mV-100mV之间，典型值为800mV。

  CML逻辑参数：

CML的优点是功耗低，速度高，但是驱动能力不如LVPECL，传输距离也没有ECL远。