模数转换器ADC0809应用原理.docx
《模数转换器ADC0809应用原理.docx》由会员分享，可在线阅读，更多相关《模数转换器ADC0809应用原理.docx（14页珍藏版）》请在冰豆网上搜索。
模数转换器ADC0809应用原理
AD080９应用原理－-很全面的资料
1. 08０９的芯片说明:
ＡDC0809是带有８位A/D转换器、8路多路开关以及微处理机兼容的控制逻辑的CＭOS组件。
它是逐次逼近式A/D转换器,可以和单片机直接接口。
（1）ＡDC0809的内部逻辑结构
由上图可知,ＡDC0８09由一个8路模拟开关、一个地址锁存与译码器、一个A/Ｄ转换器和一个三态输出锁存器组成。
多路开关可选通8个模拟通道，允许8路模拟量分时输入,共用A／Ｄ转换器进行转换。
三态输出锁器用于锁存Ａ／Ｄ转换完的数字量，当ＯE端为高电平时，才可以从三态输出锁存器取走转换完的数据。
（２）.引脚结构
IN0-IＮ7:
8条模拟量输入通道
ADC0809对输入模拟量要求：
信号单极性，电压范围是0－５Ｖ，若信号太小，必须进行放大；输入的模拟量在转换过程中应该保持不变，如若模拟量变化太快,则需在输入前增加采样保持电路。
地址输入和控制线：
4条
ＡLE为地址锁存允许输入线，高电平有效。
当ALE线为高电平时，地址锁存与译码器将A，B，C三条地址线的地址信号进行锁存，经译码后被选中的通道的模拟量进转换器进行转换。
A,B和C为地址输入线,用于选通IＮ0－IN7上的一路模拟量输入。
通道选择表如下表所示。
C
B
A
选择的通道
0
0
0
IN0
０
0
1
ＩN1
0
1
0
IN2
0
1
1
IN3
１
0
０
IＮ4
1
０
１
IN5
1
1
0
IN6
1
1
1
ＩN7
数字量输出及控制线：
11条
ST为转换启动信号。
当ST上跳沿时，所有内部寄存器清零;下跳沿时，开始进行A／D转换;在转换期间，ＳＴ应保持低电平。
ＥＯＣ为转换结束信号。
当EOC为高电平时，表明转换结束;否则，表明正在进行Ａ/D转换。
ＯＥ为输出允许信号，用于控制三条输出锁存器向单片机输出转换得到的数据。
OE＝1，输出转换得到的数据;OE＝０,输出数据线呈高阻状态。
Ｄ７-Ｄ0为数字量输出线。
CＬK为时钟输入信号线。
因ADC0８0９的内部没有时钟电路，所需时钟信号必须由外界提供，通常使用频率为5０0KＨZ，
VＲEＦ（+），VREF（－）为参考电压输入。
2． ＡＤＣ0809应用说明
（１）．ADC0809内部带有输出锁存器,可以与ＡＴ89S51单片机直接相连。
（２）. 初始化时，使ＳＴ和OＥ信号全为低电平。
（3）．送要转换的哪一通道的地址到A,Ｂ，Ｃ端口上。
（４）． 在SＴ端给出一个至少有１00ns宽的正脉冲信号。
（5）. 是否转换完毕,我们根据EOＣ信号来判断。
（6）． 当EOＣ变为高电平时，这时给OE为高电平,转换的数据就输出给单片机了。
3. 实验任务
如下图所示,从AＤC0８09的通道ＩN3输入０-5Ｖ之间的模拟量，通过ＡDC0809转换成数字量在数码管上以十进制形成显示出来。
AＤC０8０9的VREＦ接＋5V电压。
４.电路原理图
5.程序设计:
（１）．进行Ａ/D转换时，采用查询ＥOC的标志信号来检测Ａ／D转换是否完毕,若完毕则把数据通过P0端口读入，经过数据处理之后在数码管上显示。
（2）.进行A/D转换之前，要启动转换的方法:
ABＣ=1１0选择第三通道
ST＝０,SＴ=1,ＳＴ＝0产生启动转换的正脉冲信号.
（3）.关于０80９的计算:
ad08０9是根据逐位逼近的方法产生数据的。
。
参考电压为０-5V的话。
以０80９八位25５的转换精度每一位的电压值为（５－0）/25５≈0．0196Vﻫ设输入电压为X则：
X－27*0.0196>=0则AD７=1否则AＤ7=0。
X-26*０.0196>=0则AＤ6=1否则AD6＝０。
ﻫＸ-20＊０.0196＞=0则AD０＝１否则AD０=0。
ﻫ（27指2的7次方。
26-－---－-20同理）
若参考电压为0－1V
（1-0）／2５5≈0．０0３9Ｖ精度自然高了。
。
可测量范围小了。
1）汇编源程序：
CHEQU30H
DPCNTＥＱU３１H
ＤPＢＵFＥQU 33HﻫGＤATA ＥQU３2HﻫSTBITP３.０ﻫOEＢＩTＰ3.1
EOCBITP3.2
ORG0０H
ＬJＭＰSTARＴ
ＯRG ０ＢHﻫＬＪＭPＴ0X
ORG3０HﻫSTART:
MOVCH,#0ＢCH
ＭOVＤPCNT，#00Ｈ
MOVR1,#DPＣNT
MOＶＲ7，#5
MOＶA,#10
ＭOV R0,#ＤＰＢUＦﻫLOP:
MOV@R0,A
INＣ R0
ＤJＮZR7，LOPﻫＭOV＠Ｒ０,#0０H
INCR0ﻫMOV＠Ｒ０,#00H
ＩNCR0ﻫMOV@R0,#０0HﻫMOＶTＭＯＤ,#01HﻫMOVＴH0,#（６55３６-4００0）/256ﻫMOVTL0,#（6５５3６-40０0）MOD256
SETBTR0ﻫSETＢET0ﻫSＥTＢＥA
WT：
CLRST
SETBSTﻫCLRST
WAIT:
JNBEＯC,WＡIＴﻫSETBOE
MOV GDＡTA,P0ﻫＣLROEﻫMＯV A，GDATA
MＯV Ｂ,#１０0
ＤIVAＢ
MOV３3H,A
MＯＶ A,ＢﻫMOVB,#1０
DIＶAB
ＭOＶ 3４Ｈ,A
MOV３5H,BﻫSJMP WTﻫT0X:
ＮOPﻫMOＶ TH０,#（655３6-4０00）/２56
MＯＶ TL0，＃（6553６-4000） MOD 25６ﻫＭＯVＤPＴR,#DＰＣD
MOV A，DＰCNＴ
ADD A,#DPＢUFﻫＭOVＲ0,A
MＯVA,@Ｒ0ﻫMOＶCA，@Ａ+ＤPＴＲﻫMＯVＰ1,AﻫＭOＶＤPTＲ,#DPBT
ＭＯVA,DPCＮＴﻫMOVCA,@Ａ+DPＴRﻫＭＯV P2,Ａ
INCDPCNＴ
MOVA,DPCNT
CJNEA，#8,NEXT
MOＶDPCＮT,#0０H
NＥXＴ:
REＴI
ＤPＣD:
ＤB3FH，０6H,５BＨ,4FH，66HﻫDB6ＤH,7DH,07H，7FH,6FＨ，0０HﻫＤPＢＴ:
DB 0FＥH，0FＤH,0FBH,０F7Ｈ
DB0EＦH，0DＦＨ,0BFH,0７FHﻫＥNＤ
2）C语言源程序
#inｃlｕde
uｎsｉgnedchaｒ cｏｄｅ diｓpｂitcｏｄｅ[]={0xfｅ，0xｆd，0ｘfb,0ｘｆ7,
0xef,0xｄｆ,0xbf,0x7f};
unsigｎedchａrcoｄe dispcoｄe[]={0ｘ３f,０x0６,０x5b，0x４f,0x66,
0x6d,0x7ｄ,０x０7,0x7f,0x6f,0x0０};
unsigｎeｄcharｄispbｕf[8]={1０,１0,1０,１0,１0，0,0,0};
ｕnsignｅdｃhａｒｄispcount;
sｂiｔ ST＝"Ｐ3"＾0;ﻫsbｉt ＯＥ＝＂P３"^1；
sbｉtEＯＣ="P3"＾2;
ｕnｓiｇnｅdchaｒｃhaｎneｌ="０ｘｂｃ＂;／/IN３ﻫunsｉgｎed chａrgetdata；
void main（void）ﻫ{ﻫTMOD=0x０1；ﻫTH0=（6５536-40０0）／25６;
TＬ0=（6553６-400０）%25６;ﻫＴＲ０=１；
ET0＝１；
EA=1;
P３＝cｈａnｎel;
wｈiｌe
（1）
{ﻫSＴ=0；
ST＝１;ﻫST＝0;ﻫwｈilｅ（EOＣ==0）；ﻫOE＝１；
getｄａta＝P0;
ＯE=0；
ｄｉspbuf[2]=ｇetdaｔa/100;
getdata=ｇｅtdata%10；ﻫｄｉsｐbuｆ[1］=geｔｄata/１0;
dispbｕf[0]=getｄatａ%1０；ﻫ｝
｝
voidt0（void）ｉnteｒｒupt 1usiｎg0ﻫ{
TＨ0＝（65536-４０00）/２56;
TL0=（6５53６-4０00）％256;
Ｐ1=dｉspｃoｄｅ［disｐbuｆ[diｓpcouｎｔ]］；
P2=dispbitcｏde[dispcounｔ];
dispcount++;ﻫif（ｄispcount==8）
{
ｄispcounｔ＝0;
}
}
3）FPGA实现的程序:
（vｅriｌog）
moduｌeAＤ0809（clk, //脉宽（至少１00ns）
ﻩﻩ rsｔ_n,
ﻩﻩ EOC, ／/约10０us后ＥOＣ变为高电平转换结束
SＴARＴ,/／启动信号,上升沿有效（至少100nｓ）
ﻩ OＥ,／/高电平打开三态缓冲器输出转换数据
ﻩﻩ ALE,／/高电平有效，选择信道口
ﻩ ＡDDA，//因为AＤDＢ,ADDＣ都接地了,这里只有ADDＡ为变量
ﻩﻩDATA,／／/／转换数据
ﻩＤATA_R）；
outputSTART,ＯＥ,ALＥ,ＡDDA;
inputEOC,cｌk,ｒsｔ_ｎ;
input[7:
0]ﻩDＡＴＡ;
ｏｕtput[7:
０]DATＡ_R;
ｒegﻩＳTＡＲT,OE,ＡLE,ＡDDA;
reg[７:
０]ﻩＤAＴA_R;
reｇ［4:
０]CS,NS;
pａraｍｅterIＤＬE＝5'＇b０0001,START_H＝5''b0０010，STAＲT_L=５＇＇ｂ００100，
ﻩCHEＣK＿ＥNＤ=5＇＇b01000，GET_DAＴＡ=5＇'b１０000;
ａlｗａysﻩ@（*）
cａsｅ（ＣS）
IDＬE:
ﻩNS=START_H；
STＡRT_H:
ﻩ
ﻩＮS=STARＴ_Ｌ;
START_L:
ＮS＝CHECK＿ENＤ;
CHＥCK_ＥND：
if（ＥＯC）
NS=GET_ＤATA;
eｌse
ﻩNS=CHEＣＫ_ＥND;
GET＿DＡTA:
NＳ=IDＬE;ﻩ
deｆaulｔ:
ﻩNＳ=IDLＥ;
enｄcasｅﻩ
aｌwａysﻩ@（poｓedgecｌk）
if（!
rst_n）
CS<=IDＬE;
eｌｓeﻩ
ＣS<=NＳ;
alwaｙｓ@（ｐｏseｄｇeclｋ）
casｅ（NＳ）
IＤＬE:
ﻩbeｇｉn
ﻩOＥ<＝0;
ﻩSTＡＲT<=０；
ﻩALE＜=０;ＡDＤＡ<=1;
ｅｎd
START_Ｈ：
ﻩ
begin
ﻩOＥ＜=0;
ﻩSTＡRT<=１; ／/产生启动信号
ﻩＡＬE＜＝1;ADＤA<＝1;//选择信道口IN0
end
START_L:
ﻩbegiｎ
ﻩOE<＝０；
ﻩＳTＡRT<=0;
ﻩALＥ<=１；／／启动信号脉宽要足够长,在启动的时候AＬE要一直有效
eｎd
CHEＣK＿EＮD:
ﻩbｅgin
ﻩOE<=0；
ﻩSTART<=０;
ﻩAＬE<=0;
ﻩenｄ
GET_DATA:
ﻩbegｉｎ
OE<=1;ﻩ/／高电平打开三态缓冲器输出转换数据
DATA＿Ｒ<=ＤATA；//提取转换数据
ﻩSＴAＲＴ<=０;
ﻩAＬE＜=0;
ﻩend
defauｌt:
bｅgｉｎ
ﻩOE<＝0；
STＡRＴ<=0;
ﻩALＥ<=０;ADＤＡ＜＝０;
ｅnd
endcａseﻩ
ｅndmodule
4）ＦPGA实现的程序：
（VHDL）
ＬＩBＲARY ＩEEE;
USＥIＥEＥ.STD_LOGIC_１1６4.ALL；
ＵＳEIＥＥE.ＳＴD_ＬOGIC_UNＳIGNED.AＬL；ﻫＥNTＩTＹ AD0809IＳ
PORT（D:
INSTＤ_ＬＯGＩC_VＥCＴOR（7DOWNTO0）; CＬK,EOC:
ＩNSＴD＿ＬOGIＣ;
CＬOCＫ：
IN ＳＴＤ_LＯGIC;
ALE,ＳTART,OE,ＬOCK0:
OUTSTD_LOGＩC；
DＯUＴ：
OUTSＴD_ＬOＧＩC_VEＣＴOR（６ DＯＷNＴO0）;
SEL:
ＯUT STＤ_LOＧＩＣ＿ＶECTOR（2DＯWＮTO０））;
ENDＡD0８09;
ＡRＣHIＴECTURＥbehav OF AD0８09ＩSﻫTＹＰEｓtatesＩS（st０,st1，st2,st3，ｓt4）;
SIGNAＬcｕrrent_state,ｎeｘｔ_state:
ｓtatｅs:
=sｔ０;
SＩGNＡLREGＬ:
ＳTD_LOGＩC_VECTOR（7ＤOＷNTO0）；
SIＧNALLOCK：
STD_LOＧIC;
SIGNALCNＴ1：
ＳTD_LOGIC_VECTOR（0 ＤＯWNTO0）;ﻫSＩGNAL A:
INTEGＥR RANGE0TO 1;
SIGNＡLLOWDＡTA:
ＳTD_ＬOGIC_ＶＥCTOR（3 DOWNＴO0）;ﻫSIGＮＡＬ ＨIGHDATA:
ＳTD_LOGIC_VＥＣＴOR（3DＯWＮＴO0）;
SIGNＡL LOＷＬED7S:
STＤ_ＬOGＩC_VECＴOＲ（６ＤOWNTO0）;ﻫＳIGNＡLHIＧHLＥD7S:
ＳTD＿LOＧＩC_VECTOＲ（6DOＷNTO0）;ﻫBEＧＩＮ
ＬOCＫ0<=LOCK；
ﻫPRＯCESS（RＥGL）ﻫ BEGＩN ﻫ LＯＷDATA<＝REＧＬ（3DOWNTＯ 0）;
ＨIGHDAＴＡ＜=REGL（7DOＷNTＯ4）；ﻫ ＣAＳELOWＤATAＩSﻫ ＷＨEN"０000"=>ＬOＷLＥD７S<=＂０１１1111＂;
ＷHＥN＂000１＂=＞LＯＷLED7Ｓ<=＂0０0０110";
WHEN"0010"＝>ＬＯＷLＥD7S<="10１1011";
WHEＮ"０0１1"=>LOWLED7S<=＂1001111";ﻫ WHＥN"０100"=>LＯWLED７Ｓ＜="1100110＂;
WHＥN＂0１01"=>ＬOWLＥＤ7Ｓ<=＂１１0１１01";
WHEN＂0110" =>LOWＬED7S<="1１1１１01＂；
WHEＮ"011１"=＞ LＯWLED７S<="000011１";
ＷHＥN"１000"=>ＬOＷLED７S<="1111111";ﻫ WHEN＂1001"=＞LOWLED7Ｓ<=＂1101１1１";ﻫ ＷHＥN ＂10１0＂ =>LOWＬＥＤ７Ｓ<=＂１1１01１１";ﻫ ＷHEN"１０11"=＞ LOWＬＥD7Ｓ<="11１１1０0＂;ﻫ WHEN"1100"=>LＯWLED7Ｓ<="011１0０1"；ﻫ WHEＮ"１101"=> LOＷLEＤ７Ｓ<＝"1011110";
WHEN"1110" =>LOWLEＤ７S<=＂１111０01"；
WＨEN"1111"＝＞ LＯＷLＥＤ7S＜＝"1１１0０01＂；ﻫ ＷＨENOTHERS=＞Nuｌl;ﻫ END ＣAＳＥ;
CASEHＩＧHDＡTA IS
WＨEN "0000"=＞ ＨIGHＬＥD７S<="01１1111";ﻫ WHＥN＂000１" => HＩGＨLED７Ｓ<＝＂０000110";
WHEN ＂00１０"=＞HIGHＬED7Ｓ＜＝"10110１1";
WHEＮ "001１"=＞HIＧHLED7Ｓ<="1001111";ﻫ WHEN"0１00"=> ＨIGＨLED7Ｓ<="1100110";ﻫ WHＥN＂0101"＝＞HIGＨＬED7S<="1１011０1＂;
WHEN"０110"=＞ＨIGHＬED7Ｓ<=＂1111１01";
ＷHEN"011１"=>HIＧHLＥD7Ｓ<＝＂００00111＂；
WHEＮ "10０0"＝＞HIGＨLＥD7S<="1111111";ﻫ ＷHＥＮ＂１00１＂=>HIＧHＬED7S<="1１0１111";ﻫ WHEN "10１0＂=＞ HIGＨLＥD7Ｓ＜=＂1110111"；
WHＥN ＂１01１" =>ＨIGＨLEＤ7Ｓ<="1１1１１00";
WＨEN"１１0０"＝>ＨIGＨLＥＤ7S＜=＂０1１１0０１";
WHEN"1１01"＝>HＩGHLＥＤ7S<="１01１110＂;
WHEN"1110＂ =>HIGHLED7S<=＂1111001＂;
ＷHEN＂１１1１"=> HIＧHLED７S<=＂１１10001"；
WHENＯＴHERS=>Null;
ＥNDＣAＳE;ﻫＥND PＲＯＣEＳＳ;
PROCESS（CLOＣＫ）ﻫ BＥGINﻫ ＩFCＬOCK＇EVEＮTAＮＤＣLOCK='1＇ THＥNCＮT1<=ＣNT１+1;ﻫ END IF;ﻫENＤ PＲOCESS;
PROＣＥSS（CNT1）
BEGＩＮﻫ CAＳEＣNT1ISﻫ WHEＮ"0＂=>SEL＜="111＂; Ａ<＝0;ﻫ WＨＥN"1"=>SEＬ<="110"; A<=1；
WHＥNOTHERS=>NUＬL;ﻫ ENDCASE;ﻫENDPROCEＳＳ；
PROCESS（A）
BEGIN
CASEA IS
WHEN０=>ＤOUT＜=LOWLＥD7S;
WHEN1=>DOUT<=HIGＨＬＥD7Ｓ；ﻫ ＷHENOTHERS＝＞NULＬ;
END ＣＡSＥ；ﻫENDPRＯCESS;ﻫ
COM:
PROCＥＳS（cｕｒrｅnt_sｔaｔe,EOC） ﻫ ＢEGＩN
CASＥ curｒent_ｓｔateIS
WＨENｓt0＝＞ALE<='0'；START<='0';LOＣK<='1'；OE<='0';neｘｔ＿staｔｅ＜＝ｓt1；
WHENst1=>ＡＬE<='1'；STARＴ<='0'；LOCK<='1';OE<＝'0';ｎｅxt_statｅ<=ｓt２; ﻫ ＷHEＮst2=>AＬＥ＜='0';STAＲＴ＜='1＇;LOCK<='0＇;OＥ<='0';
IF （EOC='１'）THENnext＿stａte＜=sｔ3;
ELSEnｅｘｔ＿stａｔe<=st2; ﻫ ＥＮD IF;
ＷHENｓt3＝>ALＥ<='0';STAＲT<='0＇;LOCK<='0'；ＯE<='１';ｎext_state<=ｓt4;
WHENｓt4＝>ALE<＝'0';START<=＇0';ＬOCK<＝'1';ＯＥ<='１';ｎext_sｔate<=st0; ﻫ WHEN ＯTHERS=>nｅxｔ_stａte<＝st0;ﻫ ＥＮDCASE;ﻫEＮDPROCESS COM；
REＧ：
PROCＥＳS（ＣLK）
BEGIN
IF（ＣLK'EVENTANDCLＫ＝'1'）THEＮcｕｒrent_state＜=next＿ｓtate；
ENDIF；ﻫENDPROCESSＲＥG;
LATCH1:
PROCEＳS（LOCK） ﻫ BEGＩNﻫ IFLＯCK='1'AND LOＣK'EＶENTTHENREＧL＜=D；ﻫ ＥND IF;
END PROCEＳSLATＣH1;
ENDbｅｈav;
升级会员 