数字电路实验三 利用MSI设计组合逻辑电路一.docx
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数字电路实验三利用MSI设计组合逻辑电路一
数字电路与逻辑设计实验报告
实验三利用MSI设计组合逻辑电路
（一）
姓名：
黄文轩
学号：
17310031
班级：
光电一班
一、实验目的
1.熟悉编码器.译码器数据选择器等组合逻辑功能模块的功能与使用方法。
2掌握用MSI设计组合逻辑电路的方法.
二、实验器件
1.数字电路实验箱数字万用表、示波器。
2.虚拟器件:
74LS197,74LSI38.74LS151,及各种门电路
三、实验预习
1、数据分配器
考虑输入信号D为0和1的情况
D=0：
无论A、B、C输入如何，输出的F0--F7均为1
D=1：
地址信号ABC对应位置的输出为0，其他位置输出为1.这与74LS138正常工作时的逻辑相同。
因此我们只需要将D作为芯片工作与否的控制端即可。
即将D与G1连接，——G——2——A=——G——2——B=0。
就能实现目标功能。
使用Multisum仿真电路以验证接法的正确性：
电路图如下所示：
将仿真结果与数据分配器真值表对比：
C
B
A
F0
F1
F2
F3
F4
F5
F6
F7
0
0
0
—D
1
1
1
1
1
1
1
0
0
1
1
—D
1
1
1
1
1
1
0
1
0
1
1
—D
1
1
1
1
1
0
1
1
1
1
1
—D
1
1
1
1
1
0
0
1
1
1
1
—D
1
1
1
1
0
1
1
1
1
1
1
—D
1
1
1
1
0
1
1
1
1
1
1
—D
1
1
1
1
1
1
1
1
1
1
1
—D
通过仿真过程我们可以看出，电路实现了将G1送来的数据只通过一条线反向送到输出端的功能。
二、基于门电路的半加半减器设计
首先我们需要得到器件的真值表：
功能
S
A
B
Q
C
半
加
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
半
减
1
0
0
0
0
1
0
1
1
1
1
1
0
1
0
1
1
1
0
0
基于真值表画出卡诺图并化简逻辑表达式：
Y:
S\AB
00
01
11
10
0
0
1
0
1
1
0
1
0
1
C:
S\AB
00
01
11
10
0
0
0
1
0
1
0
1
0
0
根据卡诺图化简可以得到：
Y=A⊕B
C=（S⊕A）B
这样我们可以得到使用一个与门和两个异或门实现的半加半减器，其电路图如下：
使用Multisum仿真检验正确性，以74LS197作为动态输入观察输出波形，仿真结果如下图所示：
波形可以与真值表对应，我们判断这种电路接法是有效正确的。
三、基于74LS138的半加半减器设计
我们根据真值表得到，Q=—S—AB+—SA—B+S—AB+SA—B,C=—SAB+S—AB
如果希望用74LS138的输出替代上述的逻辑表达式，我们使S与S2相连，A与S1相连，B与S0相连，则上式化简为Q=——Y——1——*——Y——2——*——Y——5——*——Y——6，C=——Y——3——*——Y——5.
只需要将译码器中几个输出端接入与非门即可。
这样我们可以得到使用两个与非门和74LS138芯片实现的半加半减器，其电路图如下：
使用Multisum仿真检验正确性，以74LS197作为动态输入观察输出波形，仿真结果如下图所示：
同样实现了目标的逻辑功能，我们判断这种接法有效正确。
四、实验内容
1、具体内容
①数据分配器与数据选择器功能相反。
它是将一路信号送到地址选择信号指定的输出。
如输入为D,地址信号为A、B、C,可将D按地址分配到八路输出F0、F、F2、F3、F4、F5、F6、F7。
试用3线-8线译码器74LS138实现该电路。
将74LS197连接成八进制作为电路的输入信号源，将Q3、Q2、Q1分别与A、B、C连接，D接模拟开关，静态检测正确后，用示波器观察并记录D=1时，CP、A（S0）、B（S1）、C（S2）及F0--F7的波形。
②AU（ArithmeticUnit,算术单元）设计，在实验箱上实现。
设计一个半加半减器，输入为S、A、B,其中S为功能选择口。
当S-0时输出A+B及进位:
当S=1时，输出A-B及借位。
利用卡诺图化简后，只使用门电路实现
③使用74LS138实现②中的算术单元。
2、设计过程
①将D与G1连接，——G——2——A=——G——2——B=0。
S2、S1、S0作为地址输入端，Y0->Y7为数据输出端。
使用逻辑开关进行静态测试，确认功能正常后再用74LS197作为动态输入进行动态测试。
②将输入A、B接入异或门1，S、A接入一个异或门2，将异或门2的输出与B接入与门3，则门1的输出即为输出Q，门3的输出即为进/借位输出C。
③将S、A、B分别与74LS138的输入端S2、S1、S0相连，置G1=1，——G——2——A=——G——2——B=0。
将74LS138的输出端Y1、Y2、Y5、Y6接入与非门1，Y3，Y5接入与非门2.则门1的输出即为输出Q，门2的输出即为进/借位输出C。
3、测试过程
①
实验接线与静态测试图：
G1=0G1=1,CBA=001G1=1,CBA=010
G1=1,CBA=011G1=1,CBA=101G1=1,CBA=110
G1=1,CBA=111
动态测试波形图：
G1=1:
G1=0
波形从上到下依次是CPS2S0S1F0F1F2F3F4F5F6F7
容易看出，G1=0时，输出信号不随输入改变，输出的F0--F7均为1。
G1=1时，随着输入地址信号的改变，数据分配器将——G——1=0分配到单个指定的位置，形成低电平。
同时，还有实验波形中没有体现的一个问题，由于计数器产生的输入信号两个相邻的信号间可能由于传输延迟，形成短暂的非正常信号。
这个非正常信号会反映在数据分配器上。
造成本应不响应的输出端口产生错误的输出信号。
反映在波形上即是假的脉冲。
②、③
实验接线图：
实验波形图：
S=0，半加器
波形从上到下依次是时钟信号、输入1A、输入2B、输出Q、进位C
S=1，半减器
波形从上到下依次是时钟信号、输入1A、输入2B、输出Q、借位C
计入S后的波形：
波形从上到下依次是时钟信号、输入1A、输入2B、S、输出Q、借位C
其中，虽然实验中不容易观察到两种接法的波形区别，实际上由于逻辑门的选择和接法的不同，带来的延迟差也会影响波形。
比如我在本实验中使用的连接方法，由于②中的Q从计数器到输出端经历了1个逻辑门，而C经历了2个。
这就让C与Q间存在着短暂的延迟。
而③中使用74LS138的电路，C与Q的传输都只经历了一个门电路，相对而言不存在很大的延迟差，也就不会有电路引起的明显噪声。
4、总结
①通过本实验，加深了我对组合逻辑电路的设计与分析过程的认识。
对一个给定的组合逻辑电路判断其逻辑功能，一般先从该电路写出逻辑表达式，再从表达式列出真值表，继而分析其逻辑功能。
而设计组合逻辑电路的过程则与之相反，我们要先从需求中得到真值表，再化简得到其逻辑表达式，最后设计出尽可能精简高效的电路。
2预习过程中使用仿真软件能够加深我对实验的认知，以便正式实验时的快速、准确的完成。
3实验过程中提供的原件数目和种类都有限制，这要求我对设计好的电路进行优化和改动以适应实验要求，提升了我创造性实验的能力。
④消除竞争冒险现象造成的噪声信号，可以通过增加选通信号实现。
例如本实验中的
数据分配器设计，设计时可以在输出时将原输出信号与时钟脉冲的反信号同时接入与门，这样虽然缩短了信号宽度，但能保证输出信号的正确性。
此外，还可以在电路中接入电容等器件滤波。
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