数字集成电路复习笔记.docx

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数字集成电路复习笔记

数集复习笔记

By潇然

2018.6.29

名词解释专项

摩尔定律：

一个芯片上的晶体管数目大约每十八个月增长一倍。

传播延时：

一个门的传播延时tp定义了它对输入端信号变化的响应有多快。

它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。

由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。

tpLH定义为这个门的输出由低至高翻转的响应时间，而tpHL则为输出由高至低翻转的响应时间。

传播延时tp定义为这两个时间的平均值：

tp=（tpLH+tpHL）/2。

设计规则：

设计规则是指导版图掩膜设计的对几何尺寸的一组规定。

它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。

定义设计规则的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。

设计规则的作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。

速度饱和效应：

对于长沟MOS管，载流子满足公式：

υ=-μξ（x）。

公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。

换言之，载流子的迁移率是一个常数。

然而在（水平方向）电场强度很高的情况下，载流子不再符合这一线性模型。

当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于散射效应（即载流子间的碰撞）而趋于饱和。

时钟抖动：

在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。

逻辑综合：

逻辑综合的任务是产生一个逻辑级模型的结构描述。

这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描述。

噪声容限：

为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。

一个门对噪声的灵敏度是由低电平噪声容限NML和高电平噪声容限NMH来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固定阈值：

NML=VIL-VOL

NMH=VOH-VIH

沟道长度调制：

在理想情况下，处于饱和区的晶体管的漏端与源端的电流是恒定的，并且独立于在这两个端口上外加的电压。

但事实上导电沟道的有效长度由所加的VDS调制：

增加VDS将使漏结的耗尽区加大，从而缩短了有效沟道的长度。

集肤效应：

高频电流倾向于主要在导体的表面流动，其电流密度随进入导体的深度而呈指数下降。

开关阈值：

电压传输特性（VTC）曲线与直线Vout=Vin的交点。

有比逻辑：

有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。

在互补CMOS中，PUN（PullUpNetwork）的目的是当PDN关断在VDD和输出之间提供一条有条件的通路。

在有比逻辑中，整个PUN被一个无条件的负载器件所替代，它上拉输出以得到一个高电平输出。

这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS下拉网络和一个简单的负责器件组成。

时钟偏差：

我们一直假设两相时钟

和CLK完全相反，或产生反相时钟信号的反相器的延时为0。

但事实上，由于布置两个时钟信号的导线会有差别，或者负载电容可以因存储在所连接的锁存器中的数据不同而变化。

这一影响称为时钟偏差。

流水线：

流水线是一项提高资源利用率的技术，它增加了电路的数据处理量。

我们在逻辑块之间插入寄存器，这使得一组输入数据的计算分布在几个时钟周期中。

这一计算过程以一种装配线的形式进行，因此得名流水线。

电压传输特性（VTC）：

一个逻辑门输出电压和输入电压之间的关系。

信号摆幅（Vsw）：

最高输出电平VOH与最低输出电平VOL之差。

扇出：

连接到驱动门输出端的负载门的数目。

扇入：

一个门输入的数目。

MOS晶体管的阈值电压：

MOS晶体管发生强反型时VGS的值。

体效应：

MOS晶体管的源极和衬底的电压不相等。

亚阈值：

对于NMOS晶体管，当VGS低于阈值电压时，MOS晶体管已部分导通，这一现象称为亚阈值。

闩锁效应：

在MOS工艺内，同时存在的阱和衬底会形成寄生的n-p-n-p结构，这些类似闸流管的器件一旦激发即会导致VDD和VSS线短路，这通常会破坏芯片。

组合逻辑电路：

在任何时刻电路输出与其当前输入信号间的关系服从某个布尔表达式，而不存在任何从输出返回到输入的连接。

时序逻辑电路：

电路的输出不仅与当前的输入数据有关，而且也与输入信号以前的值有关。

电气努力：

一个门的外部负载与输入电容之间的比。

逻辑努力：

对于给定的负载，一个门的输入电容和与它具有相同输出电流的反相器的输入电容的比值

建立时间：

在时钟翻转之前数据输入必须有效的时间。

保持时间：

在时钟边沿之后数据输入必须仍然有效的时间。

寄存器：

边沿触发的存储元件。

锁存器：

电平敏感的器件。

触发器：

由交叉耦合的门构成的任何双稳态元件。

3.2二极管

二极管结电容

，m为梯度系数

3.3MOS晶体管

1.优点：

开关性能良好

寄生效应小

集成度高

制造工艺简单

寄生效应小

集成度高

2.手工分析标准模型

手工分析时注意，一般都默认为器件为短沟道，故在饱和区时Vmin通常取VDSAT。

3.开关模型

①等效电阻（过渡期间器件电阻的平均值）

②关于等效电阻的性质

4.MOS晶体管电容模型

①覆盖电容（结构电容）

，xd为长度交叠部分，Co取决于工艺

②沟道电容

Leff为有效栅长。

在截止区时CGB独占沟道电容，VGS>VT后器件进入线性电阻区，此时反型层的产生使CGB降为零，沟道电容由栅源与栅漏端平分；VDS足够大后，器件进入饱和区，源端产生三分之二总沟道电容，而漏区认为沟道电容为零。

③扩散电容（结电容）

总结：

一般来说扩散电容的影响至多与栅电容相等，并常常更小些。

所以栅电容起主导地位。

5.寄生电阻

4.4导线模型

1.RC集总模型

2.Elmore延时RC链

5.0对逻辑门的基本要求

“再生”特性：

逻辑门的“再生”特性能使被干扰的信号能恢复到名义的逻辑电平

条件：

合法区的增益小于1，过渡区的增益大于1

5.2静态CMOS反相器概述

CMOS电路的特点

①噪声容限大

②逻辑电平与器件的相对尺寸无关（无比逻辑）

③稳态时，输出具有有限电阻

④输入电阻极高

⑤静态功耗小

5.3CMOS静态特性

1.开关阈值

注意VM与Wp与Wn的比值成正比，但其实变化并不敏感，VM=0.5VDD时Wp/Wn=3.5

2.影响传输特性的因素

①VDD产生的增益

降低VDD产生的影响：

a.减少了能耗，但使门的延时增大

b.一旦电源电压与本征电压（阈值电压）变得可比拟，dc特性就会对于器件参数（如晶体管阈值）的变化越来越敏感

c.减小了信号摆幅，虽然帮助减少系统内部噪声，但对外部噪声源更敏感

②工艺偏差

③环境

5.4CMOS动态特性

1.减小门传播延时的方法

①保持小电容

②增加晶体管尺寸，注意self-loading！

③增加VDD，注意热电子效应！

2.延时公式

注意等效扇出f的表达式，其为负载电容与输入栅电容之比

3.反相器链

4.最优等效扇出与级数

5.5功耗、能量

1.动态功耗

①定义：

电容充放电引起的功耗

②表达式

其中

代表翻转活动性

注：

通过改变器件尺寸并同时降低电源电压是降低能耗的有效方法

2.短路功耗

①定义：

电源和地的直接通路引起的功耗

②表达式：

注：

峰值短路电流Ipeak取决于：

a.器件的饱和电流，也即器件尺寸b.电源电压c.输入输出的斜率之比

3.静态功耗

①定义：

主要包括PN结反偏漏电和亚阈值漏电

②表达式：

4.设计的综合考虑

总功耗：

5.减小功耗的方法

①首要选择：

减小电压

②减小开关电流

③减小物理电容

6.2静态CMOS设计

特点：

①在每一时间（除切换期间），每个门的输出总是通过低阻路径连至VDD或VSS

②静态时，门的输出值总是由电路所实现的布尔函数决定（忽略开关周期内的瞬态效应）

1.互补CMOS

①互补CMOS特点

a.无比逻辑

b.电源到地全摆幅，噪声容限大、鲁棒性好

c.输入阻抗极高，输出阻抗低

d.无静态功耗

e.传播延时与负载电容以及晶体管的电阻有关、与扇入扇出有关

②开关延时模型

a.晶体管尺寸

注意串联尺寸加倍、并联尺寸不变的原则

b.传播延时和扇入/扇出的关系

③高速复杂门（降低延时的方法）

a.加大晶体管尺寸

b.逐级加大晶体管尺寸（越靠近输出端尺寸越小，使越靠近电极端的电阻Rmin）

c.优化晶体管次序（关键路径上的晶体管靠近门的输出端）

d.重组逻辑结构（降低每一级输入数，减弱输入与延时的平方关系）

e.加入缓冲器

f.减少电压摆幅（降低延时、功耗，但使下一级驱动电平减小，需要用灵敏放大器恢复）

g.采用不对称逻辑门

h.设计输入端完全对称的逻辑门（减少不同输入端驱动时延时的差别）

④逻辑链的速度优化

d为归一化延时，p为归一化本征延时，g为逻辑努力，f为等效扇出（电气努力），h也被称为门努力

逻辑努力定义：

对于给定的负载，一个门的输入电容和与它具有相同输出电流的反相器的输入电容的比值

注：

p、g与门的类型有关，与门的尺寸无关

如上图，g的求法为对应输入的总栅电容数/3，p的求法为输出端看进去的所有栅电容数/3

分支努力b>=1，无分支时b=1

步骤就这次考纲而言不需要记，但以后可能会需要，详见P186

2.有比逻辑

①有效负载

②伪NMOS

（推导过程必考）

基本特点：

改进方法：

a.采用可变负载

b.采用差分串联电压开关逻辑（DCVSL）

3.传输管逻辑

基本特点：

a.由NMOS晶体管构成，且成对出现

b.输入信号加在NMOS的栅端（G），以及源端（S）或者漏端（D）

c.无静态功耗（稳态时，VDD到GND不存在导电通路）

d,器件数目下降，从而降低了寄生电容

e.缺点：

存在阈值电压损失

①差分传输管逻辑

优点：

a.结构简单b.具有模块化的特点

②稳定有效的传输管设计

a.电平恢复器

b.采用零阈值输出管

c.传输门

作用：

Ex1.两输入多路开关

S为1时A传入，S为0时B传入

Ex2.传输门XOR

B为1时F为A的非，B为0时左边传递弱A，右边传递强A

6.3动态CMOS设计

1.动态逻辑基本原理

2.动态逻辑特点：

①无比逻辑

②全摆幅输出

③开关速度快（输入电容小，与伪NMOS相同）

④无静态功耗，但总功耗高于静态CMOS

⑤上拉改善，下拉速度变慢

⑥逻辑功能仅由PDN实现，晶体管数目N+2（面积小）

⑦需要预充电、求值时钟

⑧对漏电敏感，需要保持电路

3.动态门设计问题

①电荷泄漏（主要漏电流是亚阈值电流）

②电荷分享

③电容耦合（动态门驱动静态门，且输出位于高阻结点态）

④时钟馈通（时钟输入与动态输出结点之间电容耦合）

4.多米诺逻辑

组成：

动态逻辑+反相器

多米诺逻辑可以串联，数目取决于：

在求值的时钟阶段，相串联的各级动态逻辑所能传播的最大级数

特征：

7.0时序逻辑电路概述

存储机理：

基于正反馈（静态）、基于负反馈（动态）

（注意概念背诵）

7.1锁存器

1.时间定义

①研究不同时刻、一个信号所必须满足的条件：

最短时钟周期

②研究同一时刻、不同信号所必须满足的条件：

防追尾

2.多路开关型锁存器的管级实现

①CMOS传输门开关

②CMOS传输管开关

7.2寄存器

1.基于主从结构的边沿触发寄存器

建立时间：

tsu=3tpd_inv+tpd_tx（CLK低电平时D必须通过I1、T1、I3、I2）

维持时间：

thold=0（高电平到来后T1关断，输入上的任何变化无法影响输出）

传播延时：

tc-q=tpd_tx+tpd_inv（CLK高电平到来前，D已传至I4，故高电平到来后数据通过T3、I6）

（注意掌握分析方法，必考！

）

2.减小时钟负载的静态主从寄存器

建立时间：

tsu=tpd_tx（CLK低电平时D只需要通过T1，I2是一个小尺寸反相器，旧数据与新数据无法竞争）

维持时间：

thold=0（高电平到来后T1关断，输入上的任何变化无法影响输出）

传播延时：

tc-q=tpd_tx+2tpd_inv

3.传输管主从下降沿触发器

A、B点存在阈值电压损失

建立时间：

tsu=tpd_tx+2tpd_inv（CLK高电平时D必须到达B）

维持时间：

thold=0

传播延时：

tc-q=tpd_tx+tpd_inv

7.3静态SR触发器

有比CMOSSR触发器

假如Q非的初态为1，那么M2应为导通状态；次态S为1，时钟上升沿到来后，仍未关断的M2管与已经导通的CLK与S管会在Q点产生竞争；只有当CLK、S管尺寸较大、饱和电流较大时，Q非才能尽快到0，从而使M4导通、Q为1、关断M2

7.4动态锁存器和寄存器

特点：

①结构比静态锁存器、寄存器简单

②由于漏电，需要周期刷新

③需要输入阻抗高的读出器件，“不破坏”地读信息

1.正沿触发的动态寄存器

解释：

寄存器求值期间，clk=1，节点A处于高阻抗状态；维持期间，clk=0，节点B处于高阻抗状态；

建立时间：

tsu=tpd_T1

维持时间：

thold=0

传播延时：

tc-q=tpd_I1+tpd_T21+tpd_I2

考虑时钟重叠的影响：

注意，不论是0-0交叠还是1-1交叠，都会产生短暂的从D到Q的直接通路。

对于0-0交叠，也即Q输出、下一刻QM要采样D，此时为了避免D传至B从而污染下一个数据，应保证其届不到B；对于1-1交叠，也即下一刻T1关断、Q采样QM，此时为了避免D传至A，应维持其处于D的状态，也即加上维持时间（理想情况下上升沿一到来，T1直接关断，不存在这样的麻烦）

2.C2MOS（时钟控制CMOS）寄存器

特点：

对时钟偏差不敏感，但仍需要保持thold>toverlap1-1

要求：

时钟边沿的上升和下降时间足够小

3.真单相时钟控制（TSPC，TrueSingle-PhaseClocked）寄存器

①TSPC锁存器

②优点：

a.时钟为单相位b.可嵌入逻辑功能（类似互补CMOS）

缺点：

a.较简单动态Latch，晶体管数目增多b.输出节点浮空时易受到噪声干扰、产生电荷分享

③TSPC寄存器

（难点）原理：

a.CLK为0时，第一级相当于反相器，D传至X，与此同时M6导通，节点Y被预充电至高电平；

b.上升沿到来之际，分情况讨论：

若X为0，Y保持高电平不变；但若X为1，M5导通，Y通过M4、M5放电至0，最终完成Y=X的非

c.随后CLK为1，第三级相当于反相器

d.注意b与c实际上是同时进行的，也即当X为1时，一方面Y通过M4、M5放电，另一方面Q非通过M7、M8放电（一开始Y都是1），因此必须保证M4、M5放电速度大于M6、M7管，使得Q的非保持正确的逻辑

建立时间：

tsu=tpd_inv

维持时间：

thold=0

传播延时：

tc-q=3tpd_inv

4.脉冲寄存器

CLK为0时，P1通，X点预充电至高电平，M3、M6断，M1、M4导通；上升沿到来时，P1断，M3、M6短暂导通，此时呈现透明状态，X=D的非（若D为0，X保持1不变；若D为1，X放电到0），Q=X的非（因此必须保证D能传到Q）；3个反相器的tp后M1、M4断，X被锁死，进入维持态

5.流水线

概念见名词解释

a、b需要通过加法器、绝对值、对数器三个逻辑模块才能获得结果，由于tpd,logic在延时中比重最大，用流水线可使该部分时间约降低三分之二，因而电路性能可为原来的三倍

6.非双稳时序电路

（其余见PPT）