嵌入式DDR设计.docx
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嵌入式DDR设计
嵌入式DDR（DoubleData
Rate，双数据速率）设计是含DDR的嵌入式硬件设计中最重要和最核心的部分。
随着嵌入式系统的处理能力越来越强大，实现的功能越来越多，系统的工作频
率越来越高，DDR的工作频率也逐渐从最低的133MHz提高到200
MHz，从而实现了更大的系统带宽和更好的性能。
然而，更高的工作频率同时也对系统的稳定性提出了更高的要求，这需要硬件设计者对电路的布局走线有更多的
约束和考虑。
而影响整个系统能否工作正常且稳定的最重要的部分就是DDR部分的电路设计。
嵌入式系统使用DDR内存，可以在传统的单数据数率内存芯片上实现更好的性能。
DDR允许在不增加时钟频率和数据位宽的条件下，一个时钟周期内能够处理两个操作。
增加的数据总线性能是由于源同步数据选通允许数据同时在选通脉冲的上升沿和下降沿被获取。
DDR虽然能够给嵌入式设计带来更好的性能，但是设计者必须比以往的SDR设计更小心地处理DDR部分的PCB布线部分，否则不仅不能实现好的性能，整个
嵌人式系统的稳定性也会受到影响。
DDR比传统的SDR有更短的信号建立保持时间、更干净的参考电压、更紧密的走线匹配和新的I／O口信号，并且需要合适
的终端电阻匹配。
这些都是要面对的新的挑战。
1DDR总线结构
对于DDR内存，JEDEC建立和采用了一个低压高速信号标准。
这个标准称为“短截线串联终结逻辑（StubSeries
Terminated
Logic，SSTL）”。
SSTL能够改进数据通过总线传输的信号完整性，这种终端设计的目的是防止在高速传输下由于信号反射导致的数据错误。
在一个典型的内存拓扑结构中，如果使用了串联匹配电阻（RS），那么它应该放在远离DDR控制器的位置。
这种方法能够节约控制器附近宝贵的电路板空间，避
免布线拥塞和繁琐的引脚扇出；而且也优化了从控制器到内存芯片的信号完整性，在这些位置往往有很多地址和命令信号需要可靠地被多个内存接收。
最普通的SSTL终端模型是一种较好的单终端和并联终端方案，如图1所示。
这种方案包含使用一个串联终端电阻（Rs）从控制器到内存，以及一个并联终端电
阻（RT）上拉到终端电压（VTT）。
这种方法常见于商用电脑的主板上，但目前的嵌入式主板上为了获得更好的信号完整性和系统稳定性，也常常使用。
RS和
RT的值是信赖于具体的系统的，应该由板级仿真确定具体的值。
2嵌入式DDR布线分析
2.1DDR的信号完整性问题
高速总线信号的传输往往需要考虑信号完整性问题。
DDR的信号线不是普通的信号线而是传输线，因而传输线上的过孔，或者连接器等不连续阻抗因素都会影响接
收端的信号完整性。
主要有过冲和下冲、振铃及串扰等影响，交流噪声以及直流电压的一些不准确因素也同样影响信号传输的性能。
DDR为了实现更高的信号频率，SSTL高增益差分接收器的接收电平往往是偏置在参考电平（VREF）附近，使用这样的接收器允许更小的电压摆幅、更少的
信号反射、更低的电磁干扰和更短的建立时间，比LVTTL能适应更高的时钟频率。
图2所示的是SSTL接口电平。
交流逻辑电平是在接收器端的接收电平，在
接收器处交流逻辑参数（包括建立和保持时间）都必须最佳，而直流逻辑电平则提供一个滞后的接收电平点。
当输入电平穿过DC直流参考点时，接收器转变到新的
逻辑电平并且保持这个新的状态，只要信号不低于门限电平。
因此，SSTL总线不易于受过冲、下冲和振铃的影响。
2.2基于布线考虑的DDR信号分组
DDR控制器包括超过130个信号，并且提供直接的信号接口连接内存子系统。
这些信号根据信号的种类可以分为不同的信号组，如表1所列。
其中，数据组的分组应该以每个字节通道来划分，DM0、DQS0以及DQ0～DQ7为第1字节通道，DM1、DQS1以及DQ8～DQ15为第2字节通
道，以此类推。
每个字节通道内有严格的长度匹配关系。
其他信号走线长度应按照组为单位来进行匹配，每组内信号长度差应该严格控制在一定范围内。
不同组的信
号间虽然不像组内信号那样要求严格，但不同组长度差同样也有一定要求。
具体布线要求见2.4小节。
2.3信号组布线顺序
为了确保DDR接口最优化，DDR的布线应该按照如下的顺序进行：
功率、电阻网络中的pin脚交换、数据信号线布线、地址／命令信号布线、控制信号布线、时钟信号布线、反馈信号布线。
数据信号组的布线优先级是所有信号组中最高的，因为它工作在2倍时钟频率下，它的信号完整性要求是最高的。
另外，数据信号组是所有这些信号组中占最大部分内存总线位宽的部分，也是最主要的走线长度匹配有要求的信号组。
地址、命令、控制和数据信号组都与时钟的走线有关。
因此，系统中有效的时钟走线长度应该满足多种关系。
设计者应该建立系统时序的综合考虑，以确保所有这些关系都能够被满足。
2.4各组信号布线长度匹配
时钟信号：
以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。
由于是差分时钟信号，在走线前应预先设计好线宽
线距，计算好差分阻抗，再按照这种约束来进行布线。
所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。
线宽和差分间距需要参考
DDR控制器的实施细则，信号线的单线阻抗应控制在50～60Ω，差分阻抗控制在100～120Ω。
时钟信号到其他信号应保持在20
mil*以上的距离来防止对其他信号的干扰。
蛇形走线的间距不应小于20
mil。
串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。
数据信号组：
以地平面为参考，给信号回路提供完整的地平面。
特征阻抗控制在50～60
Ω。
线宽要求参考实施细则。
与其他非DDR信号间距至少隔离20
mil。
长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25
mil内（非常重要），不同字节通道的信号长度差应控制在1000mil内。
与相匹配的DM和DQS串联匹配电阻RS值为0～33
Ω，并联匹配终端电阻RT值为25～68Ω。
如果使用电阻排的方式匹配，则数据电阻排内不应有其他DDR信号。
地址和命令信号组：
保持完整的地和电源平面。
特征阻抗控制在50～60
Ω。
信号线宽参考具体设计实施细则。
信号组与其他非DDR信号间距至少保持在20mil以上。
组内信号应该与DDR时钟线长度匹配，差距至少控制在25mil内。
串联匹配电阻RS值为O～33Ω，并联匹配电阻RT值应该在25～68Ω。
本组内的信号不要和数据信号组在同一个电阻排内。
控制信号组：
控制信号组的信号最少，只有时钟使能和片选两种信号。
仍需要有一个完整的地平面和电源平面作参考。
串联匹配电阻RS值为O～33Ω，并联匹配终端电阻RT值为25～68Ω。
为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。
2.5电源部分的设计分析
通常情况下，DDR供电电压是2.3～2.7V，典型值是2.5V，工作频率的不同可能引起正常工作电压的不同。
参考电压VREF是1.13～1.38V，典型值是1.25V。
VTT以VREF为参考，电压范围是（VREF-0.4V）-（VREF+0.4V）。
由于VREF只是给差分接收器端提供一个直流参考电平，所以电流比较小，最大只有3mA。
VTT的电流由于上拉的缘故，在输出端输出高电平时，VTT应能流入电流；在输出端输出低电平时VTT电流输出。
故VTT必须能同时有流入和流出电流，电流的大小依赖于总线上同时出现的电位状态，从常用的设计来看最大可以从2.3A到3.2A。
由于VREF电压作为其他信号接收端的重要参考，故它的布线设计也是十分重要的。
叠加在VREF电压的串扰或噪声能直接导致内存总线发生潜在的时序错误、
抖动和漂移。
很多电源芯片会把VREF和VTT从同一源输出，但是由于使用的目的不同，走线也完全不同。
VREF最好和VTT在不同平面，以免VTT产生
的噪声干扰VREF。
而且无论是在DDR控制器端还是DDR存储器端，VREF脚附近都应放置去耦电容，消除高频噪声。
VREF的走线宽度应该越宽越好，
最好为20～25mil。
VTT电源应该单独划分一块平面来供应电流，且最好放在DDR存储器端。
如果并联终端匹配使用排阻的方式上拉，那么最好每个排阻都添加一个0.1μF或0.01μF的去耦电容，这对于改善信号的完整性、提高DDR总线的稳定性都有很好的效果。
结语
在带有DDR的嵌入式系统主板中，设计PCB最难的部分莫过于DDR的走线设计。
好的走线就等于有了好的信号完整性和好的时序匹配，总线在高速输入／输出
数据过程中就不会出错，甚至能够有更好的抗串扰和EMC能力。
DDR总线并行传输且速率较高，在设计过程中如果没有按照严格的约束进行布线，在设备后期调
试过程中，将会出现各种各样异常问题，甚至是系统根本无法启动。
而这些问题在查找和调试中很难发现，以至于无法完成硬件的开发。
最好的方法就是在设计时就
充分考虑信号完整性和时序匹配的问题，在走线时就把这些规则运用进去；如果有条件，可以做一下仿真，预先验证一下设计。
这样做出来的设计，系统的稳定性和
可靠性才会更高
目前很多高清数字机顶盒都采用了DDR存储器，DDR是DoubleDataRate的缩写，意为双倍数据速率。
普通的SDRAM只是在时钟的上升沿进行一次数据传输，而DDRSDRAM可以在时钟的上升及下降沿各进行一次数据传输，从而达到双倍数据传输速率的效果。
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数字机顶盒工作时有大量的数据在DDR和CPU之间高速传输，要想确保产品能长期稳定地工作，首先要可靠地传输各种信号，当DDR数据速率高达几百Mb/s时，数据窗口非常短，使得PCB布局和布线成为新的挑战，若设计不合理将会破坏信号完整性，使数据、地址和控制信号产生畸变或定时错误，严重时将导致系统误工作甚至崩溃。
笔者曾多次遇到高清数字机顶盒莫名其妙的死机现象，调试非常困难，其根本原因是信号完整性问题。
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DDR信号的特点
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以海力士公司的HY5DU561622CT为例，介绍DDR信号的基本特点。
该芯片时钟脉冲频率200MHz，时钟周期为5ns，如图1所示。
由于数据是在CK的上升和下降沿触发，使数据传输周期缩短了一半，每引脚的最大数据传输率达400Mb/s。
为了确保数据的正确传输，要求CK的上下沿间距要有精确的控制。
但因为温度、器件性能变化等原因，CK上下沿间距可能发生变化，这时与其反相的/CK就能起到纠正偏差的作用，当CK出现上升快下降慢的情况时，相应的/CK则是上升慢下降快，起到触发时钟校准的作用，这是DDR采用差分时钟的优点。
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图1 DDR读操作时序图
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DDR与普通SDRAM的另外一个差别是增加了数据选通脉冲DQS信号，在接收端使用DQS来读出相应的数据DQ，上升沿和下降沿都有效。
DQS和DQ都是三态信号，在PCB走线上双向传输，读操作时，DQS信号的边沿在时序上与DQ的信号边沿处对齐，而写操作时，DQS信号的边沿在时序上与DQ信号的中心处对齐。
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信号完整性的概念
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信号完整性（SignalIntegrity，简称SI）指信号在电路中以正确的时序和幅度做出响应的能力，可理解为信号在线路上的传输质量。
信号完整性问题与信号时序、信号在传输线上的传输延迟、信号波形的失真程度等密切相关。
高速DDR设计应全面考虑信号完整性问题，破坏信号完整性的主要原因有反射、串扰和地弹等。
在高频PCB设计中要认真考虑时钟线、信号线、电源分配和地线回路，还要考虑噪声容限、负载匹配和传输线效应等因素，随着信号工作频率的不断提高，信号完整性问题已经成为设计高速DDR电路关注的焦点。
下面具体分析信号完整性问题的产生及解决方法。
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避免对信号完整性的影响
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1反射
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反射（Reflection）会使合成信号形成过冲，导致信号波形在逻辑门限附近波动，如图2所示。
信号在跳变的过程中可能跨越逻辑电平门限，多次跨越逻辑电平门限则会导致逻辑功能紊乱。
产生反射的原因是信号传输线两端的阻抗不匹配。
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图2 反射导致过冲示意图PCB设计网
消除反射的根本办法是使阻抗具有良好的匹配，负载阻抗与传输线的特性阻抗相差越大反射也越大，所以应尽可能使信号传输线的特性阻抗与负载阻抗相等。
同时还要注意PCB上的传输线不能出现突变或拐角，尽量保持传输线各点的阻抗连续，否则在传输线的各段之间也将会出现反射。
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2串扰RFID技术网
信号之间由于电磁场的相互耦合而产生的不期望的噪声信号称为串扰（Crosstalk）。
串扰是指没有直接连接的信号线之间的耦合现象。
由于高频信号沿着传输线是以电磁波的形式传输的，信号线会起到天线的作用，电磁场的能量会在传输线的周围发射，当高速变化的信号沿传输线A传播时，信号线周围的空间就存在时变的电磁场，如图3所示。
这种时变的电磁场会使周围的传输线B产生感生电压，这就是串扰，PCB板层的参数、信号线的间距、驱动端和接收端的电气特性以及信号线端接方式对串扰都有一定的影响。
串扰会随着时钟频率的升高和设计尺寸的减小而加大，信号沿的变化率越快，产生的串扰也越大。
串扰超出一定的值会使数字信号出现误码，可能引发电路误动作，严重时会导致系统无法正常工作甚至崩溃。
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图3 串扰的形成示意图PCB设计网
在高速信号系统设计中，反射属于单信号线现象，当然包括地平面问题。
但串扰不同，它是两条信号线之间以及地平面之间的耦合，所以又称为三线系统。
形成串扰的根本原因是信号变化引起周边的电磁场发生变化，所以解决串扰的方法主要从减少干扰源强度和切断干扰路径两个方面进行，在设计时要注意以下几点。
电子电路图
●在数字电路中，通常的时钟信号都是边沿变化快的信号，对外串扰大。
所以在设计中，时钟线宜用地线包围起来，并要尽量使用低电压差分时钟信号。
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●在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线或地平面，可以起到隔离的作用而减小串扰。
●信号不要形成环路，若无法避免则应使环路面积尽量小。
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●在布线空间许可的前提下，加大相邻信号线之间的间距，减小信号线的平行长度，时钟线尽量与关键信号线垂直而不要平行。
●闲置不用的输入端不要悬空，而是将其接地或接电源（电源在高频信号回路中也是地），因为悬空的线有可能等效于发射天线，接地就能抑制发射。
实践证明，用这种办法消除串扰有时能立即见效。
3地弹
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地弹（GroundBounce）通常包括电压跌落和接地反弹，当系统同时转换多个引脚的逻辑状态时，会产生较大的瞬态电流，导致电源线上和地线上电压的波动，电源电压跌落和接地反弹使信号沿出现平台，如图4所示。
反弹是噪声来源之一，还可能使时序发生偏移。
反弹的噪声影响着阈值的判断，严重时会使系统产生误动作。
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图4 地弹的形成示意图电子技术书籍网
要抑制反弹的影响，首先是想办法减小电源的摆幅，尽量选用性能好的电源，布局时可对系统进行分割，尽量减小系统中的各种电源之间的互相影响，如数字电源和模拟电源恰当地分区，高速部分与低速部分恰当地分区，分割的目的是要重点保护高速部分。
DDR部分是高速接口，对它谨慎处理是保证信号完整性的关键，低速部分的信号完整性相对容易达到要求。
抑制反弹的另一办法是降低PCB端的分布电感量。
由于电感会随导体的增长而增大，随导体宽度增长而减少，所以高速DDR电路接地回路应尽量宽广，减少其接地端回路的电感量。
尽量在PCB的顶层和底层大面积铺铜，这些措施对解决反弹都能起到积极有效的作用。
要抑制反弹还有一个比较简单的方法是选择合适的位置放置去耦电容，必要时可选用高频低阻抗电容，加上适当的去耦电容能有效地抑制电源和地线上的反弹噪声。
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如何测试DDR电路RFID技术网
DDR总线走线数量多、速度快。
以海力士HY5DU561622CT为例，该芯片共有66个引脚，操作时序复杂，DDR总线容易出现信号完整性问题，诸如时钟信号丢失、信号严重变形、上电时序出错、操作时序违规、协议违规、数据电平错判等。
测量信号的实际质量对判定信号完整性十分重要，就时域测量范围来看，可用示波器观察信号的形态：
包括差分时钟波形，信号的上升时间、下降时间、幅值、振铃和过冲等参数。
就频域测量范围来看，我们可用频谱仪测定基波和谐波等信息。
DDR电路信号众多，必须同时分析多个信号才能确定总线的状态和其他信号时序的正确性，只凭示波器或频谱仪是监测不了的，使用逻辑分析仪是追踪信号完整性的有效途径。
逻辑分析仪具有定时分析和状态分析两种分析模式。
定时分析是用逻辑分析仪的内部时钟来采集数据，这种分析模式适合于分析各信号线在时间上的相关性。
状态分析是采用系统的状态时钟来采集数据，这种分析模式捕获的是总线上的实际数据，有利于对实际数据的判断和协议的分析。
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如何使用逻辑分析仪测试DDR的上电时序呢？
DDR上电和初始化的过程是:
首先VDD上电，接着VDDQ上电，然后VREF和VTT上电，这阶段保持CKE为低电平，满足规定的延迟后，CKE才转为高电平。
当各种供电和差分时钟都已进入稳定后，才可以执行操作指令，接着设置模式寄存器，再写入操作参数。
这些都必须按照规定的时序进行，如图5所示。
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图5 DDR上电时序
测试时可同时把以上信号分别接到逻辑分析仪的不同通道，正确设置有关参数，就可捕获和查看各信号的建立时间、保持时间和延迟，判断上电时序是否正确。
逻辑分析仪能同时查看几十路信号，从全局观察和分析信号完整性问题。
逻辑分析仪可在复杂的逻辑行为下触发和观察DDR的数据流，还可在发生逻辑故障时触发来观察产生该故障时的信号情况。
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结语电子技术书籍网
设计高清数字机顶盒有许多不同的存储器可选方案。
与其他存储器选择相比，DDR的优势是很明显的。
但要注意DDR是一个高速而复杂的接口，对系统稳定性具有关键的影响，以前可忽视的信号完整性问题此时此时显得非常重要，在PCB设计中要认真细致考虑反射、串扰和地弹等问题。
要确保机顶盒能长期稳定而可靠地工作，研究和测判信号完整性非常关键。
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