集成电路课程设计.docx
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集成电路课程设计
HarbinInstituteofTechnology
课程设计说明书（论文）
课程名称：
模拟集成电路课程设计
设计题目：
采用电阻电容做miller补偿的二级运算放
大器的设计与实现
院系：
航天学院微电子科学与技术系
班级：
设计者：
学号：
指导教师：
王永生
设计时间：
2015年7月13日-2015年7月24日
哈尔滨工业大学
哈尔滨工业大学课程设计任务书
姓名：
院（系）：
航天学院微电子科学与技术系
专业：
电子信息科学与技术班号：
任务起至日期：
2015年7月13日至2015年7月24日
课程设计题目：
采用电阻电容做miller补偿的二级运算放大器的设计与实现
已知技术参数和设计要求：
第一部分电路设计与模拟
选择题目，并开展电路设计。
·确定电路结构；
·设计电路中各器件尺寸以达到设计参数要求；
·采用Hspice或Spectre对电路按照题目要求进行相关的直流、交流、瞬态等仿真。
（例如对于放大器，进行以下相关特性进行仿真，诸如开环增益的幅频和相频响应、CMRR、PSRR、共模输入范围、输出电压摆幅、压摆率（slewrate）、建立时间、噪声、功耗等。
）
第二部分版图设计与验证
·掌握所给CMOS集成电路工艺规则，进行版图设计；
·根据CMOS集成电路工艺规则文件，对版图进行DRC验证；
·完成版图与电路的一致性检查（LVS验证）；
·完成版图的寄生参数提取（PEX）。
基本要求：
·学会电路原理图和版图编辑软件的使用；
·学会电路模拟软件的使用；
·掌握集成电路性能与电路结构和器件尺寸之间的关系，能够正确分析和设计电路；
·掌握CMOS集成电路制造工艺基本流程及其所需的光刻掩膜版，以及每块光刻掩膜版的作用，能够识别集成电路版图；
·掌握集成电路版图设计规则的含义以及消除或减小寄生效应的措施，能够正确设计集成电路版图；
·学会版图设计规则检查（DRC）、电路与版图一致性检查（LVS）、版图参数提取（LPE/PEX）软件的使用。
·要求学生设计实践结束后撰写实践报告，提供各个设计实践环节的结果。
工作量：
本课程设计在每位同学学习集成电路设计及版图EDA工具的使用的基础上，在备选参考题目中任选其一，完成电路设计及版图设计。
熟悉开发环境、学习电路设计和版图设计EDA工具使用以及相关电路的仿真技术：
10学时
分析题目、确定设计方案：
5学时
设计、验证以及仿真分析、整理数据：
25学时
工作计划安排：
2015.7.13--2015.7.13学习spectre等电路设计EDA工具软件，分析设计题目
2015.7.14--2015.7.17设计电路，进行电路仿真和验证
2015.7.20--2015.7.20学习virtuoso、calibre等版图设计EDA工具软件
2015.7.21--2015.7.23根据所给的工艺规则进行版图设计，并整理数据
2015.7.24撰写课程设计报告
同组设计者及分工：
无同组者
指导教师签字___________________
年月日
教研室主任意见：
教研室主任签字___________________
年月日
*注：
此任务书由课程设计指导教师填写。
一、功能描述
设计一个采用电阻电容做miller补偿的二阶运算放大器，满足如下要求，其中负载电容CL=1pF。
Av>10000V/V，VDD=5V，GB=5MHz，SR>10V/µs，60°相位裕度，Vout摆幅=0.5~4.5V,ICMR1.5~4.5V，Pdiss≤2mW
二、电路设计
1.设计思路
为了同时满足高增益和大的输出摆幅的要求，我们需设计一个二级运算放大器，但这不可避免地引入了额外的极点。
由于运放一般闭环工作，所以为了避免运放振荡，我们在设计时必须考虑频率补偿，使其满足一定的相位裕度，但相位裕度过大，运放的时间响应速度慢，60度的相位裕度刚刚好，我们应该努力达到这一值。
Miller补偿是一种非常好的补偿方法，但会引入右半平面的零点，考虑将一个电阻与miller电容串联，将引入的零点移到左半平面，同时与第一非主极点对消，从而可以达到良好的效果。
运算放大器采用差动输入方式有很多优点，其最突出的优点是可以抑制共模干扰，提高CMRR和PSRR。
电流镜做第一级差动运放的负载可以将双端输入转为单端输出，同时也可达到很大的增益。
第二级放大器就采用共源级的放大器，可以达到大的输出摆幅。
在集成电路制作过程中，大的电阻会占用很大的芯片面积，提高了成本，而且电阻的精度非常差，虽然做miller补偿用的电阻对精度的要求不是很高，但采用工作在线性区的mos管做电阻，效果更佳。
该电阻的栅极如何偏置是一个难题，参考Razavi的10.5节的介绍，我们可以设计一个偏置电路。
如图1的M8、M9、M11三个管子为M10提供偏置。
整体电路图设计如图1所示。
2.计算尺寸
详细计算过程见附录，计算结果总结如下：
（W/L）1=1（W/L）2=1（W/L）3=2（W/L）4=2
（W/L）5=7（W/L）6=15（W/L）7=26（W/L）8=15
（W/L）9=6（W/L）10=2（W/L）11=26
I5=15μACc=0.3pFVout摆幅=0.2~4.61V
Pdiss=0.645mWAv=17000
3.上机验证
3.1编辑电路图
按照实验指导附录1做数据准备工作。
然后进入~/training/ic/spice_labs$目录，启动cadence的设计环境平台，在命令行提示符（$）下执行，
$icfb&
首先建立一个设计库，tools->librarymanager，File->New->Library。
在Name内添上shuhao，ok后，选择compileanewtechfile，然后ok。
然后选择techfile。
在设计库里建立一个schematicview，在LibraryManager菜单New->cellview，填入amp，viewname选schematic，然后ok，则会出现电路图的编辑界面。
插入元器件，选择chrt35dg_SiGe中的nmos5p0、pmos5p0、res、cap等器件。
按照计算给各个管子添加宽长尺寸，形成如下电路图，如图1。
然后checkandsave。
图1电路原理图
3.2编辑二级放大器的symbol
选择Design->CreateCellview->FromCellview，在弹出的界面，按ok后出现symbolGenerationoptions，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。
按照需要编辑成想要的符号外观，如图2。
图2二级放大器的symbol
3.3采用闭环仿开环的方式对运放进行交流，瞬态以及噪声分析
方法和前面的“建立schemticview”的方法一样，但在调用单元时除了调用analogLib库中的电压源、信号源等之外，将此amp调用到电路图中，并添加输入激励源的设置以及负载电容。
注意提供电流偏置的电流源通过复制电流得到，所以外加电流源的电流与流过M5的电流相等，外加mos管的W/L也与M5相等，如图3。
电压源设置为5V，信号源设置如下：
ACmagnitude=1,DCvoltage=vin,
Offsetvoltage=vin,amplitude为50uA，freq=1k。
图3闭环仿开环电路图
在schematic编辑界面，选择Tools->AnalogEnvironment，出现VirtuosoAnalogDesignEnvironment（ADE），在ADE中，设置仿真器、仿真数据存放路径和工艺库，具体地，setup->Simulator/Directory/Host…中选择simulator为spectre，projectDirectory改为./simulation。
Setup->ModelLibraries中ModelLibraryFile找到sm046005-1j.scs文件填入，section部分填typical，再次找到sm046005-1j.scs文件填入，section部分填capacitor，按add，然后ok。
Variables->copyfromcellview,则电路中的变量出现在ADE中DesignVariable一栏中，将vin设置为2.5V，然后点击chooseanalysis进行仿真设置，首先进行交流仿真设置，在SweepVariable里选择Frequency,Sweeprange选择1—10G，，PointsperDecade选择30，如图4所示。
图4交流仿真设置
之后选择tran进行瞬态仿真，由于所添加的交流小信号的频率为1kHz，周期为1ms，所以StopTime选择5ms，如图5。
图5瞬态仿真设置
然后选择noise进行噪声仿真，设置如下
图6噪声仿真设置
设置结果如图7。
图7仿真设置
然后点runandnetlist。
首先进行交流仿真，仿真结果如图8所示。
在幅频特性的图上选取增益为0时对应的频率，再在相频特性曲线上找到该频率下所对应的相位，即可得相位裕度，从图8可以看到该二级放大器的相位裕度约为66°，满足目标60°的相位裕度。
从幅频图上我们还可以得到低频增益，为了更清楚地看出低频增益，我们在其中选择了一点，该点增益为91.7761dB，即387976倍，如图9所示。
图8交流仿真
（1）
图9交流仿真
（2）
然后进行瞬态仿真，仿真结果如图10所示。
从图中可以得到，在1kHz频率下，输出信号峰峰值为1.013V，又由于输入小信号峰峰值为100uV，所以增益Av=1.62474/0.0001=16247.说明在1kHz频率下增益已经下降较多。
图10瞬态仿真波形图
再次进行噪声分析，我们分别将噪声信号折算到输入和输出，折算到输入的噪声如图11所示，折算到输出的噪声如图12所示，从这两幅图中可以明显得看出，在低频时，噪声电压更高，这是受1/f噪声的影响。
图11输入噪声电压
图12输出噪声电压
利用此电路图，我们还可近似得到该运放的功耗，在直流扫描时我们保存直流工作电，在Calculator中选择OP，再选择直流电路，在list中选pwr，如图13所示。
再点击print得到结果，如图14所示。
图13仿功耗设置
图14功耗仿真结果
3.4进行CMRR的仿真
仿真电路图如图15所示，该电路采用单位增益结构，差模增益为1，我们可以通过该电路得到共模增益，那么-20log|A|为CMRR,其中A为共模增益。
图15仿CMRR电路图
我们只需进行交流仿真，交流仿真设置如图4.我们画出如图16所示表达式的示意图。
图16CMRRplot表达式
仿真结果如图17，从图中可以得到该运放在低频时的共模抑制比为104.846dB。
随频率的上升呈下降趋势。
图17CMRR仿真结果
3.5进行PSRR的仿真
仿真电路图如图18所示，原理与CMRR仿真原理类似。
图18PSRR仿真电路图
我们只需进行交流仿真，交流仿真设置如图4。
仿真结果如图19，从图中可以得到该运放在低频时的PSRR为86.3762dB。
随频率的上升呈下降趋势。
图19PSRR仿真结果
3.6输入共模范围仿真
仿真电路图如图20所示，依然连接成单位增益的形式。
图20输入共模范围仿真电路图
我们进行直流扫描，扫描变量为vin，扫描范围为0-5V,结果如图21
图21输入共模范围仿真结果
为了看清输入共模范围，我们将图21进行局部放大，如图22和23所示。
从图22可以得到输入共模范围的下限为317mV，从如23可以得到输入共模范围的上限为4.86V，均满足预设目标。
图22输入共模范围仿真结果局部放大
（1）
图23输入共模范围仿真结果局部放大
（2）
3.7输出电压摆幅仿真
仿真电路图如图24所示，该电路图接成闭环增益为10的形式，这样方便看出输出摆幅。
图24输出摆幅仿真电路图
同样进行dc仿真设置，仿真结果如图25，从该图我们可以得到输出电压摆幅为208uV-4.66V，满足预设目标。
图25输出电压摆幅仿真结果
3.8建立时间仿真
仿真电路图如图26，输入信号要加一方波信号。
图26建立时间仿真电路图
进行瞬态仿真，仿真时间设为5us，结果如图27所示。
从图中可得下降时间为64ns，上升时间为46ns。
图27建立时间仿真结果
3.9slewrate仿真
仿真电路图如图28所示，输入信号是低电平为0V，高电平为5V的方波。
图28slewrate仿真电路图
仿真结果如图29所示
图29slewrate仿真结果
进行局部放大，如图30和31所示，从图中我们可得上升时的slewrate为50.6V/us，下降时的slewrate为38V/us。
图30slewrate仿真结果局部放大图
（1）
图31slewrate仿真结果局部放大图
（2）
三、版图设计
在自己的设计库里建立一个layoutview，在LibraryManager菜单New->cellview，填入amp，viewname选layout，tool选virtuoso，然后ok，则会出现版图的编辑界面。
从PDK中选择5v的NMOS和PMOS，按照电路的尺寸填入相应的器件参数。
然后放置P-tie和N-tie，即在NWELL区域里放置M1_NWELL，在P衬底放置M1_PSUB。
然后用POLY2（drw）层连接inv的输入，然后放置poly2和MET1的contactM1_POLY2，并用MET1（lbl）打上label为vin。
用MET1（drw）连接inv的输出、电源和地，并分别用MET1（lbl）打上label为vout、vdd！
、gnd！
。
。
用drawing层绘制图形，用label层标名称。
版图如图32。
图32运放版图
四、版图验证
1.DRC验证
首先采用DIVA做DRC验证，在DRC验证之前要将divaDRC.rul拷贝到版图库中，在版图编辑界面，菜单Verify->DRC…，出现下面对话框，点击SetSwitches按钮，按住ctrl复选选择2P2M、DUALGETE_process、Enable_Antemma_Rules、Enable_Latch_Up_Rules，即选择需要进行DRC检查的复选项，如图33。
图33DRC仿真选项
然后点击OK，在icfb的LOG窗口出现运行结果。
如图34
图34采用diva进行DRC验证结果
如果有错误，我们需将其一一修正，然后重新做DRC验证直至没有错误出现。
然后我们再用calibre做DRC验证，在版图编辑界面，菜单calibre->RunDRC，出现calibre的DRC工具界面，在DRCRunDirectory中填写DRC的工作目录，就是自己建立的DRC工作目录,结果如图35所示。
图35采用calibre进行DRC验证结果
这里，显示由一个error：
Metal2的金属覆盖密度不够，这是由于我们选择2metal2poly工艺，而在amp版图中使用了少量的metal2，因此，会出现这个问题，这个不是版图设计的图形有问题。
Calibre-DRCRVE显示信息如下：
==================================================================================
===CALIBRE:
:
DRC-HSUMMARYREPORT
===
ExecutionDate/Time:
ThuJul2311:
13:
202015
CalibreVersion:
v2008.1_20.15TueMar419:
02:
13PST2008
RuleFilePathname:
/export/homeO5/user1/training/ic/layout_labs/verify/drc/_drc_header_1j_00_
RuleFileTitle:
LayoutSystem:
GDS
LayoutPath（s）:
/export/homeO5/user1/training/ic/layout_labs/verify/drc/amp.calibre.db
LayoutPrimaryCell:
amp
CurrentDirectory:
/home/homeO5/user1/training/ic/layout_labs/verify/drc
UserName:
user1
MaximumResults/RuleCheck:
1000
MaximumResultVertices:
4096
DRCResultsDatabase:
amp.drc.results（ASCII）
LayoutDepth:
ALL
TextDepth:
PRIMARY
SummaryReportFile:
amp.drc.summary（REPLACE）
GeometryFlagging:
ACUTE=YESSKEW=YESANGLED=NOOFFGRID=YES
NONSIMPLEPOLYGON=NONONSIMPLEPATH=NO
ExcludedCells:
CheckTextMapping:
COMMENTTEXT+RULEFILEINFORMATION
Layers:
MEMORY-BASED
KeepEmptyChecks:
NO
----------------------------------------------------------------------------------
---RUNTIMEWARNINGS
RULECHECKSB.7................TOTALResultCount=0（0）
RULECHECKSB.8................TOTALResultCount=0（0）
RULECHECKEI.1................TOTALResultCount=0（0）
RULECHECKEI.2................TOTALResultCount=0（0）
RULECHECKEI.3................TOTALResultCount=0（0）
RULECHECKEI.4................TOTALResultCount=0（0）
RULECHECKEI.5................TOTALResultCount=0（0）
RULECHECKMD1_CHK.............TOTALResultCount=0（0）
RULECHECKMD2_CHK.............TOTALResultCount=1
（1）
----------------------------------------------------------------------------------
---RULECHECKRESULTSSTATISTICS（BYCELL）
---
CELLamp................TOTALResultCount=1
（1）
RULECHECKMD2_CHK...TOTALResultCount=1
（1）
----------------------------------------------------------------------------------
---SUMMARY
---
TOTALCPUTime:
0
TOTALREALTime:
2
TOTALOriginalLayerGeometries:
1140（1211）
TOTALDRCRuleChecksExecuted:
188
TOTALDRCResultsGenerated:
1
（1）
如果有错误，我们可以参照这些信息进行进行修改。
2．LVS验证
在版图编辑界面，菜单calibre->RunLVS，出现calibre的LVS工具界面，同样地，在此界面之前还会有一个Runset的load界面，是以往LVS配置的load选择。
在LVSRunDirectory中填写LVS的工作目录，就是刚才建立的LVS工作目录，运行完毕后，会出现report报表，同时会出现RVE界面进行error的显示，我们可以利用其进行debug。
运行结果如图36。
图36LVS验证结果
LVSReportFile
REPORTFILENAME:
amp.lvs.report
LAYOUTNAME:
/export/homeO5/user1/training/ic/layout_labs/verify/lvs/amp.calibre.db
SOURCENAME:
/export/homeO5/user1/training/ic/layout_labs/verify/lvs/（'amp'）
RULEFILE:
/export/homeO5/user1/training/ic/layout_labs/verify/lvs/_chrt035dg_sige.lvs.cal_
RULEFILETITLE:
MentorCalibreLVSRunsetforDualgateSiGeProcess
LVSMODE:
Mask
RULEFILENAME:
/export/homeO5/user1/training/ic/layout_labs/verify/lvs/_chrt035dg_sige.lvs.cal_
CREATIONTIME:
ThuJul2311:
21:
172015
CURRENTDIRECTORY:
/home/homeO5/user1/training/ic/layout_labs/verify/lvs
USERNAME:
user1
CALIBREVERSION:
v2008.1_20.15TueMar419:
02:
13PST2008
-------------------------------------------------------------------------
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