IC工艺和版图设计习题集部分有答案.docx

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IC工艺和版图设计习题集部分有答案

IC 工艺及版图设计分类习题

Ⅰ 填空题

1. 有一种称为0.13um 2P5M CMOS 单阱工艺, 它的特征线宽为 0.13um     ，互连层共有   7层，

其电路类型为    CMOS  。

2. 某种工艺称为0.35um Mixed Signal 2P4M Polycide 3.3VProcess，请判断其特征尺寸为 

  0.35um     ，互连层共有  6    层，适合 （适合或不适合）于设计模拟电路。

3. 请根据实际的制造过程排列如下各选项的顺序：

 a. 生成多晶硅 

 b. 确定阱的位置和大小 

 c. 定义扩散区，生成源漏区 

 d. 确定有源区的位置和大小 

 e. 确定接触孔位置 

 正确的顺序为：

 bdace 。

4. N 阱 CMOS 工艺中，之所以要将衬底接 GND 、阱接到电源上，是因为  阱和衬底构成的pn节反偏         。

5. 版图验证主要包括三方面：

 LVS       ， DRC         ， ERC       ; 完成该功能的 Cadence

工具主要有（列举出两个）：

DIVA        ，DRACULA        。

6. 芯片使用0.01 cmΩi P 型衬底顶部的8um 厚的10 cmΩi P 型外延层制作，计算从芯片抽取

25mA 电流需要  6.67×104    um2衬底接触面积。

假设最大允许的衬底去偏置为0.3V。

7.某种铜铝合金可以安全工作于5×1 05 A/ cm2 的电流密度下。

如果金属层厚度为8000Ao，

则10um 宽的金属连线能承受  40         mA 的电流；当通过氧化台阶时，金属层厚度减小

了50%，则该10um 宽的金属连线能承受        20    mA 电流。

8. CMOS 工艺中集成电路中的电阻主要有__电阻，扩散电阻，poly电阻_三种。

9.CMOS 工艺中某种材料工艺变化方块电阻偏差在２０％，假设特征尺寸为0.5um,工艺线宽控制维持在10%以内。

假设使用1um 的线宽来绘制电阻，电阻容差  25%          。

使用2um

的线宽来绘制电阻，电阻容差    22.5%        。

Ⅱ 选择题 

1. NMOS 器件的衬底是 （B  ）   型半导体。

A、N 型 B、P 型  C、本征型  D、耗尽型

2. N 型半导体材料的迁移率比P 型半导体材料的迁移率（C     ） 。

A、相等  B、小  C、大  

3. 在0.13um 集成电路技术中，铜取代铝成为最主要的互连金属的主要原因是：

（AD    ） 

A、铜具有更高的导电率； B、铜具有更低的导电率；  

C、铜更容易刻蚀加工； D、铜具有更好的抵抗电迁移的能力。

4. 在ICFB 中完成一个完整的集成电路版图绘制，下列哪些文件是必需的 （  ABCD  ） 

A. Technology 文件   B. DRC 文件  C. LVS 文件    D. Display 文件 

5. DRACULA 做layout 的DRC 检查后，应该打开那个文件来看错误信息？

（C    ） 

     A  后缀名为drc 的文件。

   B  后缀名为lvs 的文件。

     C  后缀名为sum 的文件。

  D  后缀名为com 的文件。

6. DRACULA 做layout 的LVS 检查后，应该打开那个文件来看错误信息？

。

（ B   ） 

     A  后缀名为drc 的文件。

   B  后缀名为lvs 的文件。

     C  后缀名为sum 的文件。

  D  后缀名为com 的文件。

7. 在layout 中给金属线加线名标注，即用lable 按schematic 的Pin 的要求对所要标注的金属

线进行说明，通常对metal1 层加Pin 的标注是用下列层次中的哪一层？

（B    ） 

   A   m etel1  laye r  B  mt1txt   layer  C  m etal2  laye r  D  m t2txt  layer 

8. 在集成电路版图设计中，contact 层通常是用来做第一层金属层和下列那些层次的通孔层

的？

（答案不止一个）（ BC   ） 

   A   m etal2 B  active   C  poly1  D  nwell 

9. 在集成电路版图设计中，via1 层通常是用来做第一层金属层和下列那些层次的通孔层的？

（A    ） 

   A   metal2 B  active  C  poly1  D  nwell 

10. 在集成电路版图设计中，如果想插入一个器件或单元，请问用哪个快捷键？

（ C   ） 

A    a B    c C    i D    k 

11. 在集成电路版图设计中，如果想把画过的尺子清除掉，请问用哪个快捷键？

（ D   ） 

A    a B    k C    i D    shif t  k 

12. Cadence V irtuoso 中要建立一个新的layout library，并把它附属于一个已经存在的library

时，除了要给一个新的library name ,还需要选择下列那些步骤？

（B    ） 

A  Compile a new  techfile。

B  Attached to an existing techfile。

C  Don’t need a techfile。

13.关于高宽长比MOS 管的版图，下列说法正确的是（   ABCD ） 

A. 高宽长比MOS 管通常采用Multi-finger 的方式绘制。

B. 高宽长比MOS 管采用Multi-finger 后其源/漏极的面积会减少。

C. 高宽长比MOS 管可以通过若干个小MOS 管的并联形式绘制。

D. 高宽长比MOS 管采用Multi-finger 后其栅极电阻会减小。

14.请问这是什么样的CMOS 器件？

假设衬底为p 衬底。

（ A   ） 

   A.  是串联的nmos 管 B   是并联的nmos 管 

   C.  是串联的pmos 管 D.  是并联的pmos 管 

15. 请问这是什么样的CMOS 器件？

假设衬底为p 衬底。

（ B   ） 

   A.  是串联的nmos 管 B   是并联的nmos 管 

  C.  是串联的pmos 管D.  是并联的pmos 管 

16. 在一个一般的制程中，下列材料集成电阻，方块电阻（Sheet Resistance）最大的是（ B   ） 

A. 扩散电阻     B.阱电阻   C.多晶硅电阻    D. 铝层连线电阻 

17. 关于集成电路中的无源器件说法正确的是（  ABD  ） 

A. 集成电路无法高效的实现高值无源器件。

B. 要精确实现某一特定阻值的电阻几乎是不可能的。

C. 由于制造工艺上的偏差，无源器件的比例容差（Ratio Tolerance）也必定很大。

D. 尽管存在制造工艺上的偏差，但是无源器件的比例容差（Ratio Tolerance）可以控制在很小的范围内。

18. 做集成电路的多晶硅电阻设计时，要计算每个电阻的阻值，那么电阻的长度是怎样计算

的？

（   C ） 

A  整个多晶硅的长度 B  多晶硅中两个引线孔中心点的距离 

C  多晶硅中两个引线孔内侧的距离 D  多晶硅中两个引线孔外侧的距离 

19.带隙基准电压源电路版图需要匹配精度要求较高的电阻，该材料的方块电阻工艺偏差为

20%，试问在0.5um 工艺中使用以下哪种有效线宽来绘制该电阻最合适。

（ C   ） 

A  0.5um  B  1u m C  3u m D  10um  

20.在某CMOS 工艺中存在三种Poly 材料，试问以下情况各需要什么类型的Poly 材料 

①多晶硅栅（A    ） 

②阻值为10K 欧姆的电阻（   B ） 

③阻值为1M 欧姆的电阻（ C   ） 

A 掺杂且硅化的Poly B 掺杂未硅化的Poly C 未掺杂且未硅化的Poly 

21. 在做集成电路的多晶硅电容设计时，要计算每个电容的容值，那么电容的面积大小是怎

样计算的？

（  C  ） 

A  第一层多晶硅的面积 B  第二层多晶硅的面积 C  二层多晶硅重叠后的面积 

22. 下列关于Latch up 效应说法不正确的是（ D   ） 

A.  衬底耦合噪声是造成Latch up 问题的原因之一。

B.  Latch up效应在电路上可以解释为CMOS集成电路中寄生三极管构成的正反馈电路。

C.  Latch up 效应与两个寄生三极管的放大系数有关。

D.  Latch up 效应与井和衬底的参杂浓度无关。

23. 下列关于保护环说法正确的是（ ABC   ） 

A. 保护环的目的是给衬底或井提供均匀的偏置电压。

B. 保护环可以接在VDD 或GND 上。

C. 保护环可以减少衬底耦合噪声对敏感电路的影响。

D. 保护环无助于Latch up 效应的避免。

24. 下列由制程引起的版图不匹配有 （ABC    ） 

A. 扩散的不一致性    B. 注入的不一致性     C. CMP 引起的非理想平面   D.温度梯度 

25.关于串扰（Cross Talk）, 下列说法正确的是 （ BC   ） 

A. 电路的输出端不能浮空，否则Cross Talk 可能会引起电路的误操作。

B. Cross Talk 是由于连线之间存在耦合电容引起的。

C. 在两条敏感连线之间加入一条接地金属线，可以减少CrossTalk 的影响。

D. 一般来说，连线上信号的频率越高，Cross Talk 影响就越小。

26. 设计analog layout 时，要考虑的问题比作digital layout 多，它通常表现在下列那几个方

面？

（ BCD   ） 

A  面积要小 B  寄生效应（ parasitics） C  对称 （matching） D  噪声问题（noise issues） 

Ⅲ 简答题 

1.请简要介绍一下标准CMOS 工艺的工艺流程，并简要画出含背栅接触的PMOS 的剖面图 

答：

简化CMOS工艺基本流程：

-N阱（N阱版图TB）——沟道终止注入——LOCOS（局部场氧化，薄氧版图TO）——阈值电压调整——Poly（TG）——N型源漏注入（SN）——P型源漏注入（SP）——接触孔（半导体-金属1接触，接触孔版图W1）——金属1（金属互连层，A1）——通孔（金属1-金属2接触，通孔版图W2）——金属2（金属互连层，A2）——钝化层

2.沿粗剖面线画出以下版图的剖面图，并根据剖面图判断该器件类型。

3. 根据所学的知识回答下面5 小题 

a）.请解释“衬底去偏置效应”，并且在CMOS 版图设计中如何尽量避免衬底去偏置效应。

b）.请解释“电迁移效应”，并且在工艺和版图设计中如何减小“电迁移”的影响。

c）.请解释“天线效应”，并且在版图设计中如何避免“天线效应”的方法。

d）.请解释“ESD”，并且简要说明其可能造成的影响。

e）.请介绍标准CMOS 工艺中如何避免金属跨过场氧时在场氧下形成寄生沟道的方法。

答：

a）当有电流流经衬底时，由于衬底电阻的影响，在电阻上产生压降，如果压降比较大导致隔离岛与衬底构成的PN结不再反偏，此时衬底向隔离岛注入电荷，隔离岛出现漏电，该过程称为衬底去偏置。

避免衬底去偏置的方法：

1、重掺杂衬底：

A.增加划片槽的衬底接触面积，可以有效预防局部去偏置效应，如果想减少划片槽的面积，可以在版图上存在的任意空位插入衬底接触。

B.此外作为一种预防措施，在任何注入超过1mA的器件都应该应用衬底接触环。

（P+GuardRing）2、带重掺杂隔离的轻掺杂衬底：

A.划片槽的衬底接触外B.任何注入超过100uA的器件附近都需要加入衬底接触，任何注入超过1mA的电流器件应该用尽可能多的衬底接触环。

C.版图完成后在版图空位遍布衬底接触。

D.敏感低压电路远离衬底注入源3、带轻掺杂隔离区的轻掺杂衬底：

A.不能依赖划片槽来抽取大的衬底电流B.大量散布衬底接触以减少衬底去偏置C.敏感电路远离衬底注入源D.衬底调制容易向高阻电路注入大量噪声，所以可以在电阻和电容下设置阱以隔离衬底噪声，敏感MOS电路可以采用NBL使NMOS与衬底隔离。

4.介质隔离衬底：

A.任何向P场注入超过几微安电流的器件都需要独立的隔离岛B.敏感电路应与P型场隔离以减少噪声耦合C.大量应用衬底接触

b）电迁移是由极高的电流密度引起的缓慢的损耗现象，移动的载流子对静止的金属原子的影响引起了金属的逐渐移位。

防止电迁移的主要方法是改善工艺。

现代工艺中通常是在铝中掺入铜来增强抗电迁移能力。

在深亚微米工艺中，逐渐使用纯铜来增加抗电迁移能力。

每个工艺的设计规则都定义了单位宽度的最大允许的电流。

C）每一poly区积累的正电荷与它的面积成正比，如果一块很小的gate氧化层连接到一块很大的poly图形时，就可能造成超出比例的破坏，这种效应称为天线效应。

解决方法：

1.在下层金属上加一个TopMetal的跳线.

2.如果无法加跳线，则可以连接一个最小的N+/P-epi或P+/Nwell的二极管。

D）静电泄放（ESD是由静电引起的一种电过应力形式。

可能造成的影响：

电压引起的破坏

—介质击穿：

击穿典型MOSFET的栅介质，导致栅和衬底短路。

—结击穿：

如果管脚连接着扩散区，那么在栅氧化层击穿之前还可能发生雪崩击穿

电流引起的破坏：

—薄膜层发生破裂

—极大的电流密度可使金属连线移动并穿过接触，使PN结短路

4. 一些失效器件被打开封装后进行显微微观结构检测。

对应以下观测到的现象请至少提出一

种失效机制：

⑴焊盘上的金属线熔化断开 电迁徙失效机制，ESD

⑵焊盘上覆盖了绿色淀积物 天线效应，干法腐蚀

⑶最小尺寸NMOS 管的栅氧在一点处击穿，短路了栅氧和下面的氧化层。

 介质击穿，ESD

5. 请根据1um 的设计规则，画出5/1 的PMOS 管（包含背栅接触），请画出相应的N 阱、多

晶硅栅、源漏区、P+掺杂区、N+掺杂区和接触孔。

（注每个方格1um,设计规则参考最后附录1，方格可以自己在作业纸上绘出） （上次作业上）

6. 简要画出反相器的版图和剖面图（包含背栅接触）。

 （上次作业上）

7. 请判断下面版图的器件类型并估算器件尺寸。

在版图中忽略了背栅接触，假设每方格为1um,

折角当成0.6um。

NMOS 43.4/1

8. 请判断下面版图的器件类型并估算器件尺寸。

在版图中忽略了背栅接触，假设每方格为

1um,折角当成0.6um。

NMOS 1/68.6

9.下图是一个NMOS 版图，该NMOS 管的长度和宽度各为多少？

 2/125

 10. 画出以下版图的等效电路：

（忽略了背栅接触） （上次作业第10题） 

11. 某电路中需要6：

2 的匹配MOS 管，试判断下列几种叉指结构的匹配性。

（上次作业上11） 

12. 下列几种叉指结构的手征值各是多少？

（上次作业上12） 

13.假设AB 两个匹配晶体管比例为6：

2，请使用简单混棒图画出晶体管的结构（需要画出栅、

源、漏及其连接关系） 

14.请画出标准CMOS 工艺中衬底PNP 管的剖面图，并标注各个极。

15.如下图所示的2：

2 的电阻版图布局结构，试简单分析下面三种布局结构的优缺点。

16. 某电路需要两个完全匹配的电阻可供采用的方案有以下几种，试分析每种布局结构的优

缺点。

17.请简单画出阱电阻的版图，并分析版图中的接触孔下没有N+会有什么问题？

18.假设某材料的方块电阻为100 欧姆，线宽3um,间距1um,忽略接触孔等因素，试估算使用该材料绘制100K 的电阻，需要占用的版图面积。

 折成几段，估算面积

19.假设某种材料的方块电阻为100 欧姆，拐角电阻按方块电阻阻值的一半计算，试估算下面

电阻阻值。

接触孔怎么算 

20.为下列每种情况设计一维共质心结构 

a）两个电阻，比例为4：

5 b）两个电阻，比例为2：

7 

c）3 个电阻，比例为1：

3：

5 d）4 个电阻，比例为1：

2：

4：

8 

21.假设相对介电常数为 3.9，真空介电常数 0 8.85 /aF umε = 的热氧化薄膜能够安全承受

551 0 /Vc m× 的电场， 

a）承受15V 工作电压需要多厚的氧化膜？

b）如此结构的方块电容值是多少？

c）电容的结构如下图所示，忽略寄生效应估算所得薄膜的电容值是多少？

22.中心对称是版图匹配中常用的技巧，请解释它是如何减少温度梯度的影响的？

请再举出三

个版图匹配的原则。

 Ⅳ综合题 

1.在CMOS 版图设计时，有时为了获得精确的电阻，需要使用熔丝Trimming 技术对电阻进行

微调，假设电阻的工艺容差为25%，试评估以下6bits 的Trimming 电路可以获得的电阻精度

有多少？

n 的合理值是多少？

2. 假设某工艺的特征尺寸是0.5um,线宽控制为最小线宽的20%，各种电阻的方块阻值如下：

方块电阻值 方块电阻值 电阻 

a）根据工艺估算期望得到容差在25% 以内的各种电阻需要使用的合理线宽 

b）估算期望获得阻值500K 容差25%以内的各种电阻需要使用的面积（假设间距1um）。

c）假设某带隙基准电压源电路需要阻值500K 容差小于20%的匹配电阻，根据电阻特性及版图

面积，判断哪种电阻版图合适，并给出理由。

3.分析电压调制效应对MOSFET 电容的影响，并画出NMOS 管的C-V 特性图。

4.在CMOS 版图设计中如何版图绘制不当，会产生闩锁效应，导致芯片失效。

a）画出反相器的剖面图 

b）根据剖面图画出寄生SCR 电路。

c）请写出在版图设计时，如何避免闩锁效应的方法（至少3 种）。

5.假设有ABC 尺寸都是4：

4：

4 三个晶体管，使用棍棒图画出以下电路的版图布局（必须画

出连接关系）。

6.使用棍棒图画出以下数字电路的版图布局（必须画出连接关系）