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1、IC工艺和版图设计习题集部分有答案IC工艺及版图设计分类习题填空题1.有一种称为0.13um2P5MCMOS单阱工艺,它的特征线宽为0.13um，互连层共有7层，其电路类型为CMOS。2.某种工艺称为0.35umMixedSignal2P4MPolycide3.3VProcess，请判断其特征尺寸为0.35um，互连层共有6层，适合（适合或不适合）于设计模拟电路。3.请根据实际的制造过程排列如下各选项的顺序： a.生成多晶硅 b.确定阱的位置和大小 c.定义扩散区，生成源漏区 d.确定有源区的位置和大小 e.确定接触孔位置 正确的顺序为：bdace。4.N阱CMOS工艺中，之所以要将衬底接GN

2、D、阱接到电源上，是因为阱和衬底构成的pn节反偏。5.版图验证主要包括三方面：LVS，DRC，ERC;完成该功能的Cadence工具主要有（列举出两个）：DIVA，DRACULA。6.芯片使用0.01cmiP型衬底顶部的8um厚的10cmiP型外延层制作，计算从芯片抽取25mA电流需要 6.67104um2衬底接触面积。假设最大允许的衬底去偏置为0.3V。7.某种铜铝合金可以安全工作于5105A/cm2的电流密度下。如果金属层厚度为8000Ao，则10um宽的金属连线能承受40mA的电流；当通过氧化台阶时，金属层厚度减小了50%，则该10um宽的金属连线能承受20mA电流。8.CMOS工艺中集

3、成电路中的电阻主要有_电阻 ， 扩散电阻 ， poly电阻_三种。9.CMOS工艺中某种材料工艺变化方块电阻偏差在，假设特征尺寸为0.5um,工艺线宽控制维持在10%以内。假设使用1um的线宽来绘制电阻，电阻容差25%。使用2um的线宽来绘制电阻，电阻容差22.5%。选择题1.NMOS器件的衬底是（B）型半导体。A、N型 B、P型 C、本征型 D、耗尽型2.N型半导体材料的迁移率比P型半导体材料的迁移率（C）。A、相等 B、小 C、大3.在0.13um集成电路技术中，铜取代铝成为最主要的互连金属的主要原因是：（AD）A、铜具有更高的导电率； B、铜具有更低的导电率；C、铜更容易刻蚀加工； D、

4、铜具有更好的抵抗电迁移的能力。4.在ICFB中完成一个完整的集成电路版图绘制，下列哪些文件是必需的(ABCD)A.Technology文件 B.DRC文件 C.LVS文件 D.Display文件5.DRACULA做layout的DRC检查后，应该打开那个文件来看错误信息？（C）A后缀名为drc的文件。 B后缀名为lvs的文件。C后缀名为sum的文件。 D后缀名为com的文件。6.DRACULA做layout的LVS检查后，应该打开那个文件来看错误信息？。（B）A后缀名为drc的文件。 B后缀名为lvs的文件。C后缀名为sum的文件。 D后缀名为com的文件。7.在layout中给金属线加线名标

5、注，即用lable按schematic的Pin的要求对所要标注的金属线进行说明，通常对metal1层加Pin的标注是用下列层次中的哪一层？（B）Ametel1layer Bmt1txtlayer Cmetal2layer Dmt2txtlayer8.在集成电路版图设计中，contact层通常是用来做第一层金属层和下列那些层次的通孔层的？（答案不止一个）（BC）Ametal2 Bactive Cpoly1 Dnwell9.在集成电路版图设计中，via1层通常是用来做第一层金属层和下列那些层次的通孔层的？（A）Ametal2 Bactive Cpoly1 Dnwell10.在集成电路版图设计中，如

6、果想插入一个器件或单元，请问用哪个快捷键？（C）Aa Bc Ci Dk11.在集成电路版图设计中，如果想把画过的尺子清除掉，请问用哪个快捷键？（D）Aa Bk Ci Dshiftk12.CadenceVirtuoso中要建立一个新的layoutlibrary，并把它附属于一个已经存在的library时，除了要给一个新的libraryname,还需要选择下列那些步骤？（B）ACompileanewtechfile。BAttachedtoanexistingtechfile。CDontneedatechfile。13.关于高宽长比MOS管的版图，下列说法正确的是（ABCD）A.高宽长比MOS管通常

7、采用Multi-finger的方式绘制。B.高宽长比MOS管采用Multi-finger后其源/漏极的面积会减少。C.高宽长比MOS管可以通过若干个小MOS管的并联形式绘制。D.高宽长比MOS管采用Multi-finger后其栅极电阻会减小。14.请问这是什么样的CMOS器件？假设衬底为p衬底。（A）A.是串联的nmos管 B是并联的nmos管C.是串联的pmos管 D.是并联的pmos管15.请问这是什么样的CMOS器件？假设衬底为p衬底。（B）A.是串联的nmos管 B是并联的nmos管C.是串联的pmos管 D.是并联的pmos管16.在一个一般的制程中，下列材料集成电阻，方块电阻（Sh

8、eetResistance）最大的是（B） A.扩散电阻 B.阱电阻 C.多晶硅电阻 D.铝层连线电阻17.关于集成电路中的无源器件说法正确的是（ABD）A.集成电路无法高效的实现高值无源器件。B.要精确实现某一特定阻值的电阻几乎是不可能的。C.由于制造工艺上的偏差，无源器件的比例容差（RatioTolerance）也必定很大。D.尽管存在制造工艺上的偏差，但是无源器件的比例容差（RatioTolerance）可以控制在很小的范围内。18.做集成电路的多晶硅电阻设计时，要计算每个电阻的阻值，那么电阻的长度是怎样计算的？（C）A整个多晶硅的长度 B多晶硅中两个引线孔中心点的距离C多晶硅中两个引线

9、孔内侧的距离 D多晶硅中两个引线孔外侧的距离19.带隙基准电压源电路版图需要匹配精度要求较高的电阻，该材料的方块电阻工艺偏差为20%，试问在0.5um工艺中使用以下哪种有效线宽来绘制该电阻最合适。（C）A0.5um B1um C3um D10um20.在某CMOS工艺中存在三种Poly材料，试问以下情况各需要什么类型的Poly材料多晶硅栅（A）阻值为10K欧姆的电阻（B）阻值为1M欧姆的电阻（C）A掺杂且硅化的Poly B掺杂未硅化的Poly C未掺杂且未硅化的Poly21.在做集成电路的多晶硅电容设计时，要计算每个电容的容值，那么电容的面积大小是怎样计算的？（C）A第一层多晶硅的面积 B第二

10、层多晶硅的面积 C二层多晶硅重叠后的面积22.下列关于Latchup效应说法不正确的是（D）A.衬底耦合噪声是造成Latchup问题的原因之一。B.Latchup效应在电路上可以解释为CMOS集成电路中寄生三极管构成的正反馈电路。C.Latchup效应与两个寄生三极管的放大系数有关。D.Latchup效应与井和衬底的参杂浓度无关。23.下列关于保护环说法正确的是（ABC）A.保护环的目的是给衬底或井提供均匀的偏置电压。B.保护环可以接在VDD或GND上。C.保护环可以减少衬底耦合噪声对敏感电路的影响。D.保护环无助于Latchup效应的避免。24.下列由制程引起的版图不匹配有（ABC）A.扩散

11、的不一致性B.注入的不一致性C.CMP引起的非理想平面D.温度梯度25.关于串扰（CrossTalk）,下列说法正确的是（BC）A.电路的输出端不能浮空，否则CrossTalk可能会引起电路的误操作。B.CrossTalk是由于连线之间存在耦合电容引起的。C.在两条敏感连线之间加入一条接地金属线，可以减少CrossTalk的影响。D.一般来说，连线上信号的频率越高，CrossTalk影响就越小。26.设计analoglayout时，要考虑的问题比作digitallayout多，它通常表现在下列那几个方面？(BCD)A面积要小 B寄生效应(parasitics) C对称（matching） D噪

12、声问题（noiseissues）简答题1.请简要介绍一下标准CMOS工艺的工艺流程，并简要画出含背栅接触的PMOS的剖面图答：简化CMOS工艺基本流程：-N阱（N阱版图TB）沟道终止注入LOCOS（局 部场氧化，薄氧版图TO）阈值电压调整Poly（TG）N型源漏注入（SN）P型源漏注入（SP）接触孔（半导体-金属1接触，接触孔版图W1）金属1（金属互连层，A1）通孔（金属1-金属2接触，通孔版图W2）金属2（金属互连层，A2）钝化层 2.沿粗剖面线画出以下版图的剖面图，并根据剖面图判断该器件类型。3.根据所学的知识回答下面5小题a).请解释“衬底去偏置效应”，并且在CMOS版图设计中如何尽量避

13、免衬底去偏置效应。b).请解释“电迁移效应”，并且在工艺和版图设计中如何减小“电迁移”的影响。c).请解释“天线效应”，并且在版图设计中如何避免“天线效应”的方法。d).请解释“ESD”，并且简要说明其可能造成的影响。e).请介绍标准CMOS工艺中如何避免金属跨过场氧时在场氧下形成寄生沟道的方法。答：a）当有电流流经衬底时，由于衬底电阻的影响，在电阻上产生压降，如果压降比较大导致隔离岛与衬底构成的PN结不再反偏，此时衬底向隔离岛注入电荷，隔离岛出现漏电，该过程称为衬底去偏置。避免衬底去偏置的方法：1、重掺杂衬底：A.增加划片槽的衬底接触面积，可以有效预防局部去偏置效应，如果想减少划片槽的面积，

14、可以在版图上存在的任意空位插入衬底接触。B.此外作为一种预防措施，在任何注入超过1mA的器件都应该应用衬底接触环。（P+GuardRing）2、带重掺杂隔离的轻掺杂衬底：A.划片槽的衬底接触外B.任何注入超过100uA的器件附近都需要加入衬底接触，任何注入超过1mA的电流器件应该用尽可能多的衬底接触环。C.版图完成后在版图空位遍布衬底接触。D.敏感低压电路远离衬底注入源3、带轻掺杂隔离区的轻掺杂衬底：A.不能依赖划片槽来抽取大的衬底电流B.大量散布衬底接触以减少衬底去偏置C.敏感电路远离衬底注入源D.衬底调制容易向高阻电路注入大量噪声，所以可以在电阻和电容下设置阱以隔离衬底噪声，敏感MOS电路

15、可以采用NBL使NMOS与衬底隔离。4.介质隔离衬底：A.任何向P场注入超过几微安电流的器件都需要独立的隔离岛B.敏感电路应与P型场隔离以减少噪声耦合C.大量应用衬底接触b）电迁移是由极高的电流密度引起的缓慢的损耗现象，移动的载流子对静止的金属原子的影响引起了金属的逐渐移位。 防止电迁移的主要方法是改善工艺。现代工艺中通常是在铝中掺入铜来增强抗电迁移能力。在深亚微米工艺中，逐渐使用纯铜来增加抗电迁移能力。每个工艺的设计规则都定义了单位宽度的最大允许的电流。C）每一poly区积累的正电荷与它的面积成正比，如果一块很小的gate氧化层连接到一块很大的poly图形时，就可能造成超出比例的破坏，这种效

16、应称为天线效应。 解决方法： 1.在下层金属上加一个Top Metal的跳线.2.如果无法加跳线，则可以连接一个最小的N+/P-epi或P+/Nwell的二极管。D）静电泄放（ESD是由静电引起的一种电过应力形式。 可能造成的影响：电压引起的破坏介质击穿：击穿典型MOSFET的栅介质，导致栅和衬底短路。结击穿：如果管脚连接着扩散区，那么在栅氧化层击穿之前还可能发生雪崩击穿 电流引起的破坏：薄膜层发生破裂极大的电流密度可使金属连线移动并穿过接触，使PN结短路4.一些失效器件被打开封装后进行显微微观结构检测。对应以下观测到的现象请至少提出一种失效机制： 焊盘上的金属线熔化断开 电迁徙失效机制，ES

17、D 焊盘上覆盖了绿色淀积物 天线效应，干法腐蚀 最小尺寸NMOS管的栅氧在一点处击穿，短路了栅氧和下面的氧化层。介质击穿，ESD5.请根据1um的设计规则，画出5/1的PMOS管（包含背栅接触），请画出相应的N阱、多晶硅栅、源漏区、P+掺杂区、N+掺杂区和接触孔。（注每个方格1um,设计规则参考最后附录1，方格可以自己在作业纸上绘出）（上次作业上）6.简要画出反相器的版图和剖面图（包含背栅接触）。（上次作业上）7.请判断下面版图的器件类型并估算器件尺寸。在版图中忽略了背栅接触，假设每方格为1um,折角当成0.6um。NMOS 43.4/18.请判断下面版图的器件类型并估算器件尺寸。在版图中忽略

18、了背栅接触，假设每方格为1um,折角当成0.6um。NMOS 1/68.69.下图是一个NMOS版图，该NMOS管的长度和宽度各为多少？2/12510.画出以下版图的等效电路：（忽略了背栅接触）（上次作业第10题）11.某电路中需要6：2的匹配MOS管，试判断下列几种叉指结构的匹配性。（上次作业上11）12.下列几种叉指结构的手征值各是多少？(上次作业上12)13.假设AB两个匹配晶体管比例为6：2，请使用简单混棒图画出晶体管的结构（需要画出栅、源、漏及其连接关系）14.请画出标准CMOS工艺中衬底PNP管的剖面图，并标注各个极。15.如下图所示的2：2的电阻版图布局结构，试简单分析下面三种布

19、局结构的优缺点。16.某电路需要两个完全匹配的电阻可供采用的方案有以下几种，试分析每种布局结构的优 缺点。17.请简单画出阱电阻的版图，并分析版图中的接触孔下没有N+会有什么问题？18.假设某材料的方块电阻为100欧姆，线宽3um,间距1um,忽略接触孔等因素，试估算使 用该材料绘制100K的电阻，需要占用的版图面积。折成几段，估算面积19.假设某种材料的方块电阻为100欧姆，拐角电阻按方块电阻阻值的一半计算，试估算下面电阻阻值。接触孔怎么算20.为下列每种情况设计一维共质心结构a)两个电阻，比例为4：5 b)两个电阻，比例为2：7c)3个电阻，比例为1：3：5 d)4个电阻，比例为1：2：4

20、：821.假设相对介电常数为3.9，真空介电常数08.85/aFum=的热氧化薄膜能够安全承受5510/Vcm的电场，a)承受15V工作电压需要多厚的氧化膜？b)如此结构的方块电容值是多少？c)电容的结构如下图所示，忽略寄生效应估算所得薄膜的电容值是多少？22.中心对称是版图匹配中常用的技巧，请解释它是如何减少温度梯度的影响的？请再举出三个版图匹配的原则。综合题1.在CMOS版图设计时，有时为了获得精确的电阻，需要使用熔丝Trimming技术对电阻进行微调，假设电阻的工艺容差为25%，试评估以下6bits的Trimming电路可以获得的电阻精度有多少？n的合理值是多少？2.假设某工艺的特征尺寸

21、是0.5um,线宽控制为最小线宽的20%，各种电阻的方块阻值如下：方块电阻值方块电阻值电阻a)根据工艺估算期望得到容差在25%以内的各种电阻需要使用的合理线宽b)估算期望获得阻值500K容差25%以内的各种电阻需要使用的面积（假设间距1um）。c)假设某带隙基准电压源电路需要阻值500K容差小于20%的匹配电阻，根据电阻特性及版图面积，判断哪种电阻版图合适，并给出理由。3.分析电压调制效应对MOSFET电容的影响，并画出NMOS管的C-V特性图。4.在CMOS版图设计中如何版图绘制不当，会产生闩锁效应，导致芯片失效。 a)画出反相器的剖面图 b)根据剖面图画出寄生SCR电路。 c)请写出在版图设计时，如何避免闩锁效应的方法(至少3种)。5.假设有ABC尺寸都是4：4：4三个晶体管，使用棍棒图画出以下电路的版图布局（必须画出连接关系）。6.使用棍棒图画出以下数字电路的版图布局（必须画出连接关系）