8-可编程逻辑器件.ppt

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2022/10/15,1,第八章可编程逻辑器件,8.3可编程阵列逻辑（PAL）,8.4通用阵列逻辑（GAL）,8.5高密度PLD,8.7现场可编程门阵列（FPGA）,8.1概述,8.2现场可编程逻辑阵列（FPLA）,2022/10/15,2,8.1概述,目前集成电路分为通用型和专用型两大类。

通用集成电路：

如前面讲过的SSI，MSI，CPU等。

特点：

1.可实现预定制的逻辑功能，但功能相对简单；,2.构成复杂系统时，功耗大、可靠性差，灵活性差。

专用型集成电路（ASIC）分为定制型和半定制型。

（一）定制型：

由用户提出功能，交工厂生产。

其特点是,1.体积小、功耗低、可靠性高,2.批量小时成本高，设计制造周期长。

3.用户不可编程。

一、数字集成电路按逻辑功能分类,2022/10/15,3,

（二）半定制型：

是厂家作为通用产品生产，而逻辑功能由用户自行编程设计的ASIC芯片,如可编程逻辑器件（PLD）。

其特点是：

1.用户可编程，可加密，因此使用方便；,2.组成的系统体积小，功耗低，可靠性高，集成度高；,3.适合批量生产。

二、电子设计自动化（EDAElectronicDesignAutomation）简介,1.PLD是实现电子设计自动化的硬件基础；,2022/10/15,4,基于芯片的设计方法,可编程器件,芯片设计,电路板的设计,电子系统,传统电子系统设计方法,固定功能元件,电路板的设计,电子系统,EDA是“基于芯片的设计方法”：

传统的数字系统设计方法是“固定功能集成块+连线”，见图。

当然，仅有硬件还不够，还要有EDA软件。

本章只介绍硬件。

2022/10/15,5,2.基于PLD设计流程,基于可编程逻辑器件设计分为三个步骤：

设计输入、设计实现、编程。

其设计流程如下图。

设计实现：

生成下载所需的各种文件。

器件编程：

即“下载”和“配置”，即将编程数据放到具体的可编程器件中。

2022/10/15,6,3.用PLD设计数字系统的特点,采用PLD设计数字系统和中小规模相比具有如下特点：

（1）减小系统体积：

单片PLD有很高的密度，可容纳中小规模集成电路的几片到十几片。

（低密度PLD小于700门/片，高密度PLD每片达数万门，最高达25万门）。

（2）增强逻辑设计的灵活性：

使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户可随时修改。

（3）缩短设计周期：

由于可完全由用户编程，用PLD设计一个系统所需时间比传统方式大为缩短；,（4）用PLD与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。

这不仅简化了系统设计，而且减少了级间延迟，提高了系统的处理速度；,2022/10/15,7,（7）系统具有加密功能：

多数PLD器件，如GAL或高密度可编程逻辑器件，本身具有加密功能。

设计者在设计时选中加密项，可编程逻辑器件就被加密。

器件的逻辑功能无法被读出，有效地防止电路被抄袭。

（5）由于PLD集成度高，测试与装配的量大大减少。

PLD可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本；,（6）提高系统的可靠性：

用PLD器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命,提高抗干扰能力，从而增加了系统的可靠性；,2022/10/15,8,1.PLD的基本结构,它们组成结构基本相似：

三、PLD概述,2022/10/15,9,F2=B+C+D,2.PLD的逻辑符号表示方法,1）输入缓冲器表示方法,2）与门和或门的表示方法,F1=ABC,2022/10/15,10,下图列出了连接的三种特殊情况:

输入全编程，输出为0。

也可简单地在对应的与门中画叉，因此E=D=0。

乘积项与任何输入信号都没有接通，相当与门输出为1。

2022/10/15,11,PLD中用的逻辑图符号,2022/10/15,12,下图给出最简单的PROM电路图，右图是左图的简化形式。

实现的函数为：

2022/10/15,13,3.PLD的结构类型,

（1）与固定、或编程：

PROM,

（2）与或全编程：

FPLA,（3）与编程、或固定：

PAL、GAL、EPLD、FPGA,1）与固定、或编程：

（PROM）,PLD基本结构大致相同，根据与或阵列是否可编程分为三类：

000,001,010,111,2022/10/15,14,2）与、或全编程：

代表器件是FPLA（FieldProgrammableLogicArray）,3）与编程、或固定：

代表器件PAL（ProgrammableArrayLogic）和GAL（GenericArrayLogic）、EPLD、FPGA（FieldProgrammableGateArray）。

在这种结构中，与阵列可编程，或阵列中每个或门所连接的乘积项是固定的，见下页图。

其中EPLD和FPGA的结构还要复杂得多，我们将在后面介绍。

2022/10/15,15,每个交叉点都可编程。

O1,O1为两个乘积项之和。

与阵列可编程，或阵列不可编程的PLD。

2022/10/15,16,4.PLD的分类（按集成度分类）,可编程逻辑器件PLD,2022/10/15,17,组合电路和时序电路结构的通用形式,8.2现场可编程逻辑阵列（FPLA）,2022/10/15,18,组合电路和时序电路结构的通用形式,2022/10/15,19,8.3可编程阵列逻辑器件（PAL）,8.3.1PAL的基本结构,PAL是由可编程的与阵列、固定的或阵列和输出电路三部分组成。

有些PAL器件中，输出电路包含触发器和从触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。

同一型号的PAL器件的输入、输出端个数固定。

含一个可编程的与阵列逻辑和一个固定的或阵列逻辑,2022/10/15,20,PAL与阵列可编程、或阵列固定,FPLA与、或阵列均可编程,2022/10/15,21,1.专用输出结构,I,8.3.2PAL的几种输出电路结构和反馈形式,这种结构的输出端只能作输出用，不能作输入用。

因电路中不含触发器，所以只能实现组合逻辑电路。

输出端可以是或门、或非门，或者互补输出结构。

目前常用的产品有PAL10H8（10输入，8输出，高电平输出有效）、PAL10L8、PAL16C1（16输入，1输出，互补型输出）等。

2022/10/15,22,用途：

产生组合逻辑电路,1.专用输出结构,2022/10/15,23,全加器,2022/10/15,24,2.可编程I/O输出结构,用途：

组合逻辑电路，有三态控制可实现总线连接可将输出作输入用,2022/10/15,25,这种结构的或门输出经过三态输出缓冲器，可直接送往输出，也可再经互补输出的缓冲器反馈到与阵列输入。

即它既可作为输出用，也可作为输入用。

用于实现复杂的组合逻辑电路。

目前常用的产品有PAL16L8、PAL20L10等。

在有些可编程I/O结构的PAL器件中，在与或逻辑阵列的输出和三态缓冲器之间还设置有可编程的异或门。

通过对异或门一个可编程输入端的编程可以控制输出的极性。

2022/10/15,26,3.寄存器型输出结构：

也称作时序结构，如下图所示。

用途：

产生时序逻辑电路,2022/10/15,27,4.带异或门的寄存器型输出结构：

目前常用的产品有PAL20X4、PAL20X8（X表示异或输出型）等。

时序逻辑电路还可便于对“与-或”输出求反,2022/10/15,28,5.运算选通反馈输出结构：

时序逻辑电路可产生A、B的十六种算术、逻辑运算,2022/10/15,29,PAL器件产品型号说明,

（1）生产厂家对PAL器件的命名，前面一般还有厂家的标志；

（2）代表制造工艺：

空白代表TTL，C代表CMOS;（3）代表PAL器件的最大阵列输入数；（4）代表输出电路类型（见另页）。

（5）代表最大的组合输出端数目或最大的寄存器数目。

（6）表示器件功耗级别、速度等级，封装形式等信息。

2022/10/15,30,2022/10/15,31,8.3.3PAL的应用举例,【例8.3.1】用PAL器件设计一个数值判别电路。

要求判断4位二进制数DCBA的大小属于05、610、1115三个区间的哪一个之内。

解：

设Y0=1表示DCBA的数值在0-5之间；,设Y1=1表示DCBA的数值在6-10之间；,设Y2=1表示DCBA的数值在11-15之间；,则可列真值表如下：

2022/10/15,32,写出表达式：

2022/10/15,33,卡诺图化简：

这是一组具有四输入变量，三输出端的组合逻辑函数。

用PAL器件实现，应选四个以上输入端，三个以上输出端的器件，且至少有一个输出含有三个以上的乘积项。

所以可选择PAL14H4。

然后按表达式进行编程即可。

图见8.3.10,111111,111,1,11,11,1,2022/10/15,34,采用E2CMOS工艺和灵活的输出结构，有电擦除、可反复编程的特性。

与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC（OutputLogicMacroCell）。

因此，同一型号的GAL器件可满足多种不同的需要。

一、电路结构形式可编程“与”阵列+固定“或”阵列+可编程输出电路OLMC,8.4通用阵列逻辑（GAL）,2022/10/15,35,GAL和PAL在结构上的区别见下图：

2022/10/15,36,逻辑图；引脚图,GAL16V8逻辑图及引脚图,2022/10/15,37,二、GAL输出逻辑宏单元OLMC的组成,输出逻辑宏单元OLMC由或门、异或门、D触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如下图：

2022/10/15,38,1个或门,1个异或门,1个D触发器,功能：

将与阵列的乘积项进行逻辑或，然后送到异或门,A与极性控制信号XOR（n）异或。

当XOR（n）=1时，异或门对A反；XOR（n）=0时，异或门输出为A。

如XOR（16）=1，表示第16号引脚输出信号的极性是高有效。

存储异或门的输出信息。

只要有一个OLMC设置成寄存器输出组态，则1号脚就是CP时钟信号。

2022/10/15,39,结构控制字,结构控制字,产生对多路开关的地址控制信号,2022/10/15,40,乘积项选择器（2选1）,输出选择器（2选1）,三态选择器（4选1）,反馈选择器（4选1）,2022/10/15,41,三、输出逻辑宏单元OLMC组态,输出逻辑宏单元由对AC1（n）和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态：

专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。

8个宏单元可以处于相同的组态，或者有选择地处于不同组态。

（1）专用输入组态：

如下图所示：

此时AC1（n）1，AC00，使TSMUX输出为0，三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止。

2022/10/15,42,

（2）专用组合输出组态【AC0=0，AC1（n）0】：

如下图所示：

FMUX选择接地,本单元和相邻单元的反馈信号均被阻断,PTMUX选择1，第一与项送入或门,OMUX选择0，跨过DFF,TSMUX选择VCC,2022/10/15,43,（3）寄存器组态：

当AC1（n）0，AC01时，如下图所示。

OMUX选中1端，DFF的Q端输出,2022/10/15,44,（4）反馈组合输出组态：

AC0=AC1（n）=1,且SYN=1,2.输出信号反馈到与阵列。

（5）时序电路中的组合输出AC0=AC1（n），且SYN=0,这时其他OLMC中至少有一个工作在寄存器组态，而该OLMC作为组合电路使用。

与（4）不同在于CLK和OE端作为公共信号使用。

和专用输出组态比，有两点不同：

1.三态门使能端接第一与项；,GAL的输入，输出电路和特性留给同学自学。

2022/10/15,45,

（一）优点：

GAL是继PAL之后具有较高性能的PLD，和PAL相比，具