FPGA通用异步收发器课程设计.docx

1、FPGA通用异步收发器课程设计课程设计任务书学生： 瞿子敬 专业班级： 通信1104 指导教师： 适 工作单位： 信息工程学院 题目：FPGA通用异步收发器设计课程设计目的：1. 熟练使用VHDL语言进行电路设计；2. 能够运用相关软件进行模拟分析；3. 掌握基本的文献检索和文献阅读的方法；4. 提高正确的撰写论文的基本能力。课程设计容和要求1.容：FPGA通用异步收发器设计2.要求：使用VHDL语言完成电路设计，并在此基础上进行仿真，得到正确结果。初始条件Quartus仿真平台时间安排1.方案设计，1天；2.软件设计，2天；3.系统调试，1天；4.答辩，1天。指导教师签名： 年 月 日系主任

2、（或责任教师）签名：年 月 日摘要UART（Universal Asynchronous Receiver Transmitter通用异步收发器）是一种应用广泛的短距离串行传输接口。常常用于短距离、低速、低成本的通讯中。8250、8251、NS16450等芯片都是常见的UART器件。基本的UART通信只需要两条信号线（RXD、TXD）就可以完成数据的相互通信，接收与发送是全双工形式。TXD是UART发送端，为输出；RXD是UART接收端，为输入。关键词：UART，FPGA，VHDL，电路通信AbstractUART (Universal Asynchronous Receiver Transm

3、itter) is a kind of widely used short serial transmission interface. Often used in short distance, low speed, low cost of communications. 8250, 8251, NS16450, etc are common UART chip devices.Basic UART communication only need two signal lines (RXD, TXD) can complete data communication, sending and

4、receiving is full duplex form. TXD is UART transmitter for output; RXD is UART receiver for input.Keywords：UART,FPGA,VHDL,Circuit Communication1. UART简介1.1 UART基本特点（1）在信号线上共有两种状态，可分别用逻辑1（高电平）和逻辑0（低电平）来区分。在发送器空闲时，数据线应该保持在逻辑高电平状态。（2）起始位（Start Bit）：发送器是通过发送起始位而开始一个字符传送，起始位使数据线处于逻辑0状态，提示接受器数据传输即将开始。（3）数

5、据位（Data Bits）：起始位之后就是传送数据位。数据位一般为8位一个字节的数据（也有6位、7位的情况），低位（LSB）在前，高位（MSB）在后。（4）校验位（parity Bit）：可以认为是一个特殊的数据位。校验位一般用来判断接收的数据位有无错误，一般是奇偶校验。在使用中，该位常常取消。（5）停止位：停止位在最后，用以标志一个字符传送的结束，它对应于逻辑1状态。（6）位时间：即每个位的时间宽度。起始位、数据位、校验位的位宽度是一致的，停止位有0.5位、1位、1.5位格式，一般为1位。（7）帧：从起始位开始到停止位结束的时间间隔称之为一帧。（8）波特率：UART的传送速率，用于说明数据传

6、送的快慢。在串行通信中，数据是按位进行传送的，因此传送速率用每秒钟传送数据位的数目来表示，称之为波特率。如波特率9600=9600bps（位/秒）。UART的数据帧格式为：1.2 FPGA URAT系统组成FPGA UART由三个子模块组成：（1）波特率发生器；（2）接收模块；（3）发送模块； 模块分布如图所示： 图1.1 UART模块2. 模块设计模块设计分为顶层模块、波特率发生器、UART接收器、UART发送器四部分。2.1 顶层模块异步收发器的顶层模块由波特率发生器、UART接收器和UART发送器构成。UART发送器的用途是将准备输出的并行数据按照基本UART帧格式转为TXD信号串行输出

7、。UART接收器接收RXD串行信号，并将其转化为并行数据。波特率发生器就是专门产生一个远远高于波特率的本地时钟信号对输入RXD不断采样，使接收器与发送器保持同步。顶层模块电路图： 图2.1 顶层模块电路2.1 波特率发生器波特率发生器实际上就是一个分频器。可以根据给定的系统时钟频率（晶振时钟）和要求的波特率算出波特率分频因子，算出的波特率分频因子作为分频器的分频数。波特率分频因子可以根据不同的应用需要更改。2.3 UART接收器2.3.1 接收器简介由于串行数据帧和接收时钟是异步的，由逻辑1转为逻辑0可以被视为一个数据帧的起始位。然而，为了避免毛刺影响，能够得到正确的起始位信号，必须要求接收到

8、的起始位在波特率时钟采样的过程中至少有一半都是属于逻辑0才可认定接收到的是起始位。由于部采样时钟bclk周期（由波特率发生器产生）是发送或接收波特率时钟频率的16倍，所以起始位需要至少8个连续bclk周期的逻辑0被接收到，才认为起始位接收到，接着数据位和奇偶校验位将每隔16个bclk周期被采样一次（即每一个波特率时钟被采样一次）。如果起始位的确是16个bclk周期长，那么接下来的数据将在每个位的中点处被采样2.3.2 UART接收器的接收状态机 图2.2 接受状态机状态图五个状态分别为R_START（等待起始位），R_CENTER（求中点），R_WAIT（等待采样），R_SAMPLE（采样），

9、R_STOP（停止位接收）。R_START状态：当UART接收器复位后，接收状态机将处于这一个状态。在此状态，状态机一直在等待RXD的电平跳转，从逻辑1变为逻辑0，即起始位，这意味着新的一帧UART数据帧的开始，一旦起始位被确定，状态机将转入R_CENTER状态。状态图中的RXD_SYNC信号是RXD的同步信号，因为在进行逻辑1或逻辑0判断时，不希望检测的信号是不稳定的，所以不直接检测RXD信号，而是检测经过同步后的RXD_SYNC信号。 R_CENTE状态：对于异步串行信号，为了使每一次都检测到正确的位信号，而且在较后的数据位检测时累计误差较小，显然在每位的中点检测是最为理想的。在本状态，就

10、是由起始位求出每位的中点，通过对bclk的个数进行计数（RCNT16），但计数值不是想当然的“1000”，要考虑经过一个状态，也即经过了一个bclk周期，所希望得到的是在采样时1/2位。另外，可能在R_START状态检测到的起始位不是真正的起始位，可能是一个偶然出现的干扰尖脉冲（负脉冲）。这种干扰脉冲的周期是很短的，所以可以认为保持逻辑0超过1/4个位时间的信号一定是起始位。R_WAIT状态：当状态机处于这一状态，等待计满15个bclk，在第16个bclk是进入R_SAMPLE状态进行数据位的采样检测，同时也判断是否采集的数据位长度已达到数据帧的长度（FRAMELEN），如果到来，就说明停止位

11、来临了。FRAMELEN在设计时是可更改的（使用了Generic），在本设计中默认为8，即对应的UART工作在8位数据位、无校验位格式。R_SAMPLE状态：即数据位采样检测，完成后无条件状态机转入R_WAIT状态，等待下次数据位的到来。R_STOP状态：无论停止位是1还是1.5位，或是2位，状态机在R_STOP不具体检测RXD，只是输出帧接收完毕信号（REC_DONEclk32mhz,resetb=reset,bclk=b); -顶层映射u2:reciever port map(bclkr=b,resetr=reset,rxdr=rxd,r_ready=rec_ready, rbuf=rec

12、_buf);u3:transfer port map(bclkt=b,resett=reset,xmit_cmd_p=xmit_cmd_p_in, txdbuf=txdbuf_in,txd=txd_out,txd_done=txd_done_out);end Behavioral;顶层程序仿真： 图3.1 顶层程序仿真3.2 波特率发生器程序-文件名：baud.vhd.-功能：将外部输入的32MHz的信号分成频率为153600Hz的信号。library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.

13、STD_LOGIC_UNSIGNED.ALL;entity baud is Port (clk,resetb:in std_logic; bclk:out std_logic);end baud;architecture Behavioral of baud isbeginprocess(clk,resetb)variablet:integer;begin if resetb=1 thent:=0; bclk=208 thent:=0; bclk=1; -设置分频系数 elset:=cnt+1; bclk=0; end if; end if;end process;end Behavioral

14、;波特率发生器程序仿真： 图5.2 波特率发生器仿真3.3 UART发送器程序-文件名：transfer.vhd。-功能：UART发送器。-说明：系统由五个状态（x_idle,x_start,x_wait,x_shift,x_stop）和一个进程构成。library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity transfer is generic(framlent:integer:=8); Port (bclkt,resett,xmit

15、_cmd_p:in std_logic; -定义输入输出信号 txdbuf:in std_logic_vector(7 downto 0):=11001010; txd:out std_logic; txd_done:out std_logic);end transfer;architecture Behavioral of transfer istype states is (x_idle,x_start,x_wait,x_shift,x_stop); -定义个子状态signal state:states:=x_idle;signal tcnt:integer:=0;beginprocess

16、(bclkt,resett,xmit_cmd_p,txdbuf) -主控时序、组合进程variable xcnt16:std_logic_vector(4 downto 0):=00000; -定义中间变量variable xbitcnt:integer:=0;variable txds:std_logic;begin if resett=1 then state=x_idle; txd_done -状态1，等待数据帧发送命令 if xmit_cmd_p=1 then state=x_start; txd_done=0; else state -状态2，发送信号至起始位 if xcnt16=0

17、1111 then state=x_wait; xcnt16:=00000; else xcnt16:=xcnt16+1; txds:=0; state -状态3，等待状态 if xcnt16=01110 then if xbitcnt=framlent then state=x_stop;xbitcnt:=0;xcnt16:=00000; else state=x_shift; end if; else xcnt16:=xcnt16+1; statetxds:=txdbuf(xbitcnt); xbitcnt:=xbitcnt+1; state -状态5，停止位发送状态 if xcnt16=

18、01111 then if xmit_cmd_p=0 then state=x_idle; xcnt16:=00000; else xcnt16:=xcnt16; state=x_stop; end if; txd_done=1; else xcnt16:=xcnt16+1; txds:=1; statestate=x_idle; end case; end if; txd=txds;end process;end Behavioral;UART发送器仿真：图3.3 发送器仿真3.4 UART接收器程序-文件名：reciever.vhd。-功能：UART接受器。-说明：系统由五个状态（r_st

19、art,r_center,r_wait,r_sample,r_stop）和两个进 -程构成library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity reciever isgeneric(framlenr:integer:=8); Port (bclkr,resetr,rxdr:in std_logic; -定义输入输出信号 r_ready:out std_logic; rbuf:out std_logic_vector(7 downto

20、 0);end reciever;architecture Behavioral of reciever istype states is (r_start,r_center,r_wait,r_sample,r_stop); -定义各子状态signal state:states:=r_start;signal rxd_sync:std_logic;beginpro1:process(rxdr)begin if rxdr=0 then rxd_sync=0; else rxd_sync=1; end if;end process;pro2:process(bclkr,resetr,rxd_syn

21、c) -主控时序、组合进程variable count:std_logic_vector(3 downto 0); -定义中间变量variable rcnt:integer:=0;variable rbufs:std_logic_vector(7 downto 0);begin if resetr=1 then state -状态1，等待起始位 if rxd_sync=0 then state=r_center; r_ready=0; rcnt:=0; else state=r_start; r_ready -状态2，求出每位的中点 if rxd_sync=0 then if count=01

22、00 then state=r_wait; count:=0000; else count:=count+1; state=r_center; end if; else state -状态3，等待状态 if count=1110 then count:=0000; if rcnt=framlenr then state=r_stop; else state=r_sample; end if; else count:=count+1; staterbufs(rcnt):=rxd_sync; rcnt:=rcnt+1; stater_ready=1; rbuf=rbufs; statestate=

23、r_start; end case; end if;end process;end Behavioral;UART接收器仿真： 图3.4 接收器仿真4. 心得体会本次课程设计使用的是一门较为陌生的语言，通过这次设计，我对VHDL语言有了更为深刻的认识，了解了如何通过VHDL语言来进行电路设计。这次使用的软件是Quartus，虽然在上个学期的EDA实验课中使用过，但时隔半年，无论是使用方法还是程序编写，都是一门新的挑战，虽然课设中有很多不明白的东西，但通过上网查阅信息以及老师给的资料，这些困难都迎刃而解。在软件的使用过程中，遇到过很多次程序无法运行，文件缺失等等问题，在解决问题的过程中，我学到了很多，对于Quartus软件的使用更加得心应手。同时对于通用异步收发器这个新概念有了一定的了解，掌握了其原理与应用，也知道了软件设计对于电子类器件的重要性