VHDL数字系统设计复习材料.docx

1、VHDL数字系统设计复习材料考试题型一、填空题（每空1分，共10分）二、单项选择题（每小题2分，共20分）三、分析题（3小题，共40分）四、程序设计题（3题，共30分）各章主要知识要点第2章 VHDL简介1. 进程中的信号与变量赋值 信号与变量赋值语句的比较注：信号可以列入进程的敏感列表，而变量不能。 赋值后，变量取值立即更新，而信号要延迟。2、wait语句 1. Wait on 敏感信号参数表 ;2. Wait for 时间表达式 ；3. Wait until 布尔表达式 ；【例】.PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; -利用进程的启动特性

2、END IF; END PROCESS ; 【例】.PROCESS BEGIN wait until CLK = 1 ; -利用wait语句 Q = D ;END PROCESS; 【例】.PROCESS BEGIN wait on CLK; -利用wait语句 Q = D ;END PROCESS; 3、惯性延迟和传输延迟的时序图一、惯性延迟 AFTER语句表示惯性延迟。 理想的惯性延迟T：把输入信号延迟T时间，还对任何宽度小于T的脉冲进行拦截。 格式： 信号名2 = reject 延时1 信号名1 after 延时2 ; B = A AFTER 20ns ；C = REJECT 5ns A

3、 AFTER 20ns ； 二、传输延迟 传输延迟T：只是把输入信号延迟T时间。 格式：信号名2 = transport 信号名1 after 延时 ; 【例1】B = A AFTER 20 ns; B = TRANSPORT A AFTER 20 ns; 【例2】图2.23 （P56）上课补充的例子Z1=transport x after 10ns;Z2=x after 10ns;Z3=reject 4ns xafter 10ns;例3下面的VHDL代码中，信号A、B、C、D均为整数，且初值赋为0。若在10ns时D从0变为1，则A、B、C发生变化的时间和取值分别为 process(D) be

4、gin A = 1 after 5ns ; B = A + 1 ; C = B after 10ns ; end process;A在15ns时变为1，B在（10+）ns时变为1，C在20ns时变为0三、仿真延迟 在VHDL语句中，如果没有指明延迟类型和延迟量，VHDL仿真器和综合器将自动为系统中的信号赋值配置一足够小而又能满足逻辑排序的延迟量，这个延迟量就称为仿真延迟（ 延迟或延迟）。 仿真延迟的引入由EDA工具自动完成。 一个仿真周期产生一个仿真延迟。 仿真命令： force 信号名 V1 t1, V2 t2, 【例】force A 0 0, 1 2, 0 3, 1 9, 0 16当执行下

5、列并发语句时，根据A，试画出描述B、C和D的时序图。 D = transport A after 5ns ;B = A after 5ns ; C= reject 2ns A after 5ns ；第3章 VHDL语言的高级议题1、过程和函数的特点子程序 VHDL中的子程序有两种类型：过程和函数。 子程序可以在程序包、结构体和进程中定义，只有定义后才能被调用。子程序内部的语句都是顺序语句。 子程序调用时，过程能返回多个变量，而函数只能返回一个变量。 函数的参数都是输入参数，而过程的参数有输入、输出和双向参数。 函数有顺序函数和并行函数，过程有顺序过程和并行过程。其中，顺序函数、顺序过程存在于进

6、程或另一个子程序中；并行函数、并行过程存在于进程或另一个子程序外。2、属性语句一、信号属性语句 利用信号的属性来获取信号的行为信息和功能信息。1、返回单一值的信号属性（P298：表8.2）（1）sEVENT（2）sACTIVE（3）sLAST_EVENT（4）sLAST_VALUE（5）sLAST_ACTIVE2、生成信号的信号属性（P299：表8.3）（1）sDELAYED(time)（2）sSTABLE (time)（3）sQUIET (time)（4）sTRANSACTION二、数组属性语句（P300：表8.4） ALEFT(N) ARIGHT(N) AHIGH(N) ALOW(N) A

7、RANGE(N) AREVERSE_RANGE(N) ALENGTH(N)三、数据类型属性语句（1）TPOS(X) 返回输入X的位置序号（2）TVAL(X) 返回输入位置序号X的值（3）T SUCC(X) 返回输入X的下一个值（4）TPRED(X) 返回输入X的前一个值（5）TLEFTOF(X) 返回输入X左边的值（6）TRIGHTOF(X) 返回输入X右边的值3、生成语句的特点 生成语句是一种循环语句，具有复制电路的功能。 当设计一个由多个相同单元模块组成的电路时，可利用生成语句复制一组完全相同的并行组件或设计单元电路结构，避免多段相同结构的重复书写，以简化设计。一、FOR循环模式生成标号:

8、 FOR 循环变量 IN 取值范围 GENERATEBEGIN 并行语句END GENERATE 生成标号； 【例】 . . .FA0: FullAdder port map (A(0),B(0),c(0),c(1),s(0);FA1: FullAdder port map (A(1),B(1),c(1),c(2),s(1);FA2: FullAdder port map (A(2),B(2),c(2),c(3),s(2);FA3: FullAdder port map (A(3),B(3),c(3),c(4),s(3); . . . . . .FullAdd4: for i in 0 to

9、3 generateBegin FAX: FullAdder port map (A(i),B(i),c(i),c(i+1),s(i);End generate FullAdd4; . . .二、IF模式生成标号: IF 条件 GENERATEBEGIN 并行语句END GENERATE 生成标号； 【例】 . . .genLS: if Lshift generate shifter = Q(N-1 downto 1) & shiftin;End generate genLS;genRS: if not Lshift generate shifter if st = 1 then Acc(8

10、downto 4) = “00000”; Acc(3 downto 0) = mplier ;state -“add/shift” state if M = 1 then Acc(8 downto 4) = 0& Acc(7 downto 4) + mcand;state = state + 1 ; else Acc = 0& Acc(8 downto 1) ; state -“shift” state Acc = 0& Acc(8 downto 1) ; state state = 0 ; end case; end if; end process; done =1when state =

11、9 else 0; end if;END behave1;4、由SM图给出下一状态和输出表达式 硬线化技术：根据SM图，写出控制器输出和下一状态的逻辑表达式，并用门电路和触发器实现状态机。控制器输出和下一状态的逻辑表达式，可通过观察SM图的链路和状态赋值得到，然后再进行化简即可。【例】二进制乘法器解答：用门电路和触发器实现 5、双地址微程序的实现微程序 ：用一个存储器来存储所有的控制信号、每个状态和每一输入条件下的下一状态信息。仅通过对存储器中的内容“排队”就可以实现控制器，故基于微程序的控制器称为排序器，存储控制字的存储器称为控制存储器或微程序存储器。典型硬件框图：如下实现步骤：1、针对微程

12、序的SM图变换： （1）变换SM图为Moore机，去除SM图中所有的条件输出；（2）每个状态只检测一个输入。可通过增加状态数来实现。2、检查变换后的SM图，去掉多余的状态（状态最小化）。【例】二进制乘法器6、单地址微程序的实现 典型硬件框图：1）状态赋值条件：默认的下一状态值为当前状态值加1。2）可通过添加额外状态（称为X状态）或对一些检测的变量取补，来实现SM图。第6章 存储器设计范例1、 ROM设计 2、 RAM设计1、 ROM设计 ROM中存储了一组预定义的数据。 对ROM，只能读而不能写。 设计ROM时，有两个要点：（1）存储单元的数量（2）数据宽度 168ROM的设计：P216-21

13、7Library ieee;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_1164.all;Entity rom is Port(addr: in std_logic_vector(3 downto 0); en: in std_logic; data: out std_logic_vector(7 downto 0);End;Architecture one of rom isType memory is array(0 to 15)of std_logic_vector(7 downto 0);Signal data1: memory

14、:=( “”; “”; “”; “”; “”; “”; “”; “”; “”; “”; “”; “”; “”; “”; “”; “” ) ;Signal addr1: integer range 0 to 15;BeginAddr1=conv_integer(addr);Process(en,addr1,addr,data1)BeginIf en=1 then data=data1(addr1);Else dataZ);End if;End process;End;2、 RAM设计 对RAM，可以读也可以写。 读时：从RAM的某个单元中读出数据，给数据输出端口。 写时：将数据写入端口的数据，写

15、入RAM的某个单元。 328RAM的设计：P218-219 读、写由片选信号CS控制。 2mnRAM的设计：读、写由时钟信号CLK控制LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY sram IS GENERIC ( m : integer : =10; n : integer : =8 ); PORT ( addr : in std_logic_vector(m-1 downto 0); wr, clk : in std_logic; datain : in std_logic_v

16、ector(n-1 downto 0); dataout : out std_logic_vector(n-1 downto 0);END sram;ARCHITECTURE behv OF sram IS TYPE memory IS array(0 to 2*m-1) of std_logic_vector(n-1 downto 0); -定义存储空间 SIGNAL data1: memory; -RAM中数据的定义 SIGNAL addr1: integer range 0 to 2*m-1; -RAM的单元地址BEGIN addr1 = conv_integer(addr); PROC

17、ESS(clk, wr, addr1, data1,datain) -写操作进程 BEGIN IF rising_edge(clk) and wr = 0 THEN data1(addr1) = datain; END IF; END PROCESS; PROCESS(clk, wr, addr1, data1) -读操作进程 BEGIN IF rising_edge(clk) and wr = 1 THEN dataout = dada1(addr1) ; ELSE dataout z) ; END IF; END PROCESS;END behv;第7章 可参数化宏模块及IP核的使用1、A

18、ltera提供的宏功能模块和LPM函数分类Altera为用户提供三类IP：（1） 基本宏功能(Megafunctions)：包括两类： Altera 专有的宏功能，以ALT开头进行标注， LPM (Library of Parameterrized Modules)参数可设置模块库。（2）MegaCore（宏功能核）（3）AMPP (Altera Megafunction Partners Program) 程序第8章 硬件测试与可测试性设计1、组合逻辑电路的陷入故障测试 两个常见的故障：短路和开路。 故障模拟：陷0故障、陷1故障（陷入故障）。 陷入故障的测试：（1）与门(a)陷0故障测试 (

19、b)陷1故障测试 陷入故障的测试：（2）或门 (a)陷0故障测试 (b)陷1故障测试上课的例子第9章 数字系统设计实例1、模60，模12，模100的BCD码计数器的设计模100计数器模块的VHDL 代码Library IEEE;Use IEEE.numeric_bit.all;Entity CTR_99 is Port(clk, inc, reset: in bit ; dout: out unsigned (7 downto 0); t99: out bit ); end CTR_99;architecture count99 of CTR_99 is signal dig1,dig0: u

20、nsigned(3 downto 0);beginprocess(clk)begin if clkevent and clk=1 then if reset=1 then dig0=”0000”; dig1=”0000”; else if inc=1 then if dig0=9 then dig0=”0000”; if dig1=9 then dig1=”0000”; else dig1=dig+1; end if; else dig0=dig0+1; end if; end if; end if;end if;end process;t99=1 when (dig1=9 and dig0=

21、9) else 0;dout=dig1 &dig0;end cont99;-模60计数器模块的VHDL 代码Library IEEE;Use IEEE.numeric_bit.all;Entity CTR_59 is Port(clk, inc, reset: in bit ; dout: out unsigned (7 downto 0); t59: out bit ); end CTR_59;architecture count59 of CTR_59 is signal dig1,dig0: unsigned(3 downto 0);beginprocess(clk)begin if c

22、lkevent and clk=1 then if reset=1 then dig0=”0000”; dig1=”0000”; else if inc=1 then if dig0=9 then dig0=”0000”; if dig1=5 then dig1=”0000”; else dig1=dig+1; end if; else dig0=dig0+1; end if; end if; end if;end if;end process;t59=1 when (dig1=5 and dig0=9) else 0;dout=dig1 &dig0;end cont99;-模12计数器模块的

23、VHDL 代码Library IEEE;Use IEEE.numeric_bit.all;Entity CTR_12 is Port(clk, inc, reset: in bit ; dout: out unsigned (7 downto 0); t12: out bit ); end CTR_12;architecture count12 of CTR_12 is signal dig1,dig0: unsigned(3 downto 0);beginprocess(clk)begin if clkevent and clk=1 then if reset=1 then dig0=”0000”; dig1=”0000”; else if inc=1 then if dig1=1 and dig0=2 then dig1=”0000”; dig0=”0000”; else if dig0=9 then dig0=”0000”; dig1=”0001”; else dig0=dig0+1; end if; end if; end if; end if;end if;end process;t12=1 when (dig1=1 and dig0=2) else 0;dout=dig1 &dig0;end cont12;