数电习题与答案.docx

1、数电习题与答案一、时序逻辑电路与组合逻辑电路不同，其电路由 组合逻辑电路 和 存储电路（触发器）两部分组成。二、描述同步时序电路有三组方程，分别是 驱动方程 、状态方程 和 输出方程 。三、时序逻辑电路根据触发器的动作特点不同可分为 同步时序逻辑电路 和 异步时序逻辑电路 两大类。四、试分析图 T7.5 时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。J0K 01Q n 1Q0解：驱动方程：0Y Q1Q0状态方程：输出方程：J1K1Q 0Q1n 1Q1 Q0 Q1Q0状态图：功能：同步三进制计数器五、试用触发器和门电路设计一个同步五进制计数器。解： 采

2、用 3 个 D 触发器，用状态 000 到 100 构成五进制计数器。（ 1）状态转换图1（ 2）状态真值表现 态次态进位输出状态转换顺序Q2Q1Q0Q2n 1 Q1n 1 Q0n 1YS00000010S10010100S20100110S30111000S41000001（ 3）求状态方程（ 4）驱动方程 （ 5）逻辑图（略） 题 7.1 分析图 P7.1 所示的时序电路的逻辑功能，写出电路驱动方程、状态转移方程和输出方程，画出状态转换图，并说明时序电路是否具有自启动性。2解：触发器的驱动方程J0Q2J1Q0J2Q1Q0K01K1Q0K 21触发器的状态方程Q0n 1Q2 Q0Q n 1Q

3、1Q0Q Q011Q n 1Q2Q Q210输出方程 Y Q2状态转换图如图 A7.1 所示所以该电路的功能是：能自启动的五进制加法计数器。 题 7.3 试分析图 P7.3 时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并检查电路能否自启动。解：驱动方程J0XQ1K01J1XQ0K113输出方程Z( XQ1) Q0状态方程Q0n 1J0 Q0K0Q0(X Q1 )Q0Q1n 1J1Q1K1Q1(X Q0) Q1状态转换图如图 A7.3 所示功能：所以该电路是一个可控的 3 进制计数器。 题 7.5 分析图 P7.5 时序电路的功能，写出电路的驱动方程、状态方

4、程和输出方程，画出电路的状态转换图，并检查电路能否自启动。解：输出方程 Y SQQ ,YQ QQ0120221J 0K 01驱动方程J1SQ2Q0K1Q0J 2Q1Q0K 2SQ1Q0求状态方程Q0n 1Q0Q1n 1SQ1Q0Q2 Q1Q0Q1Q0Q2n 1SQ2 Q1 Q2 Q1Q0Q2Q0得电路的状态转换表如表A7.5 所示表 A7.54输 入现 态次 态输 出SQ2nQ1nQ0nQ 2n |1Q1n 1Q0n 1Y 1Y 20000001000001010000010011000011100000100101000101110000110111000111000011000001001

5、00101000101001100101110000110010100110100000111011100111100011画出电路的状态转换图如图A7.5 所示图 A7.5逻辑功能：这是一个有两个循环的电路，S0 时实现八进制计数、Y2 为进位输出， S1时实现六进制计数、 Y1 为进位输出。当S1时存在 2个无效态110、111，但未形成循环，电路能自启动。 题 7.6 试用 JK 触发器和门电路设计一个同步六进制加法计数器。解： 采用 3 个 JK 触发器，用状态000 到 101构成六进制计数器，设电路的输出为Y 。根据题意可列电路状态转换表如表A7.6所示现 态次态进位输出状态转换顺

6、序Q2Q1Q0Q2n 1 Q1n 1 Q0n 1YS00000010S100101005S20100110S30111000S41001010S10100015由状态表求得电路的次态和输出的卡诺图如图A7.6（ a）所示，其中斜线下方是输出端Y 的值，状态 101、 110、 111 作无效态处理，用表示。由卡诺图得电路的状态方程和输出方程Q0n 1Q0Q1n 1Q 2 Q1Q0Q1Q0Q2n 1Q 2Q1Q0Q2 Q0Y Q2 Q1Q0由状态方程可得电路的驱动方程J 01JQ QJ2Q Q101 02K 01K1Q0K2Q0最后设计电路逻辑图如图A7.6(b) 题 7.7 用 D 触发器和门

7、电路设计一个十一进制计数器，并检查设计的电路能否自启动。解：用 4 个下降沿 D 触发器设计，设电路的进位输出为 Y ，可列电路的状态转换表如表 A7.7表A7.76CP 的触发器的状态输出Q3Q2Q1 Q0顺序Y00000010001020010030011040100050101060110070111081000091001010101011100000驱动方程D3 Q3 Q1 Q2Q1Q0D2 Q2 Q1 Q2 Q0 Q2Q1Q0D1 Q1Q0 Q3Q1Q0D0 Q1Q0 Q3Q0输出方程 Y Q3Q1电路图略 题 7.8 试用 JK 触发器设计一个可控型计数器，其状态转换图如图 P7

8、.8 所示， A 0 ，实现8421 码六进制计数； A 1 ，实现循环码六进制计数，并检验电路能否自启动。解：本例所设计的计数器有一控制变量存在，设计时将控制变量作为一个逻辑变量画入电路的次态卡诺图中。设电路的进位输出为 Y ，根据题意可画出次态卡诺图如图 A7.8 所示7图中上面两行为 M 0 时的状态及次态的内容，下面两行为 M 1 的状态及次态的内容。电路作8421 码六进制加法计数器时， 110 和 111 为无效状态视为无关项，电路作循环码路进制计数器时，000 和 100 为无效态视为无关项。电路的驱动方程和输出方程（设计时需用 3 个 JK 触发器）J0AQ2J1Q2 Q0J2

9、AQ1Q0 AQ0K 0AQ2 MQ 1K1AQ QK 2Q1Q02 0YQ2Q1Q0逻辑图略 题 7.12 四相八拍步进电机脉冲分配电路的状态转换图如图 P7.12 所示。试用 JK 触发器和部分门电路实现之，画出相应的逻辑电路图。解：用触发器 Q3 、 Q2 、 Q1 、 Q0 的状态来表示步进电机四相的状态，根据题意可求得四相八拍脉冲分配电路的驱动方程为J0Q3Q2J1Q3Q2J2Q3 Q0J3Q2Q1K0Q3K1Q0K 2Q1K3Q2逻辑电路图略81半导体存储器从存、取功能上可以分为 只读 存储器和 随机存取 存储器两大类。半导体存储器中， ROM 属于组合逻辑电路，而 RAM 可归属

10、于 时序 逻辑电路。习题题 11.1 假设存储器的容量为 256 8 位，则地址代码应取几位。解： 8。一、可以用来暂时存放数据的器件叫 寄存器 。二、移位寄存器除 寄存数据 功能外，还有 移位 功能。三、某寄存器由 D 触发器构成，有 4 位代码要存储，此寄存器必须由 4 个触发器构成。四、一个四位二进制加法计数器，由 0000 状态开始，问经过 18 个输入脉冲后，此计数器的状态为 0010 。五、n级环形计数器的计数长度是nn2n。， 级扭环形计数器的计数长度是六、集成计数器的模值是固定的， 但可以用 清零 法和 置数法 来改变它们的模值。七、通过级联方式，把两片 4 位二进制计数器 7

11、4161 连接成为 8 位二进制计数器后，其最大模值是 256 ；将 3 片 4 位十进制计数器 74160 连接成 12 位十进制计数器后，其最大模值是4096 。八、设计模值为 38 的计数器至少需要 6 个触发器 。 题 8.3 分析图 P8.3 的计数器电路，画出电路的状态转换图，说明这是多少进制计数器。十六进制计数器 74161 的功能表如表 8.2.2 所示。解：采用同步预置数法， LD Q3Q1 。计数器起始状态为 0011，结束状态为 1010，所以该计数器为八进制加法计数器。状态转换图略。 题 8.4 分析图 P8.4 的计数器电路，说明这是多少进制的计数器，并画出电路的状态

12、转换图。十进制计数器 74160 的功能表如表 8.2.6 所示。9解：该计数器采用异步清零法，RDQ3Q0 。计数器起始状态为0000，结束状态为1000（状态 1001 只是维持瞬间） ，所以该计数器为九进制加法计数器。 题 8.5 试用十六进制计数器 74161 设计十三进制计数器，标出输入、输出端。可以附加必要的门电路。 74161 的功能表如表 8.2.2 所示。解： 题 8.6 分析图 P8.6 的计数器在 M 1和 M 0 时各为几进制计数器， 并画出相应的状态转换图。 74161 的功能表如表 8.2.2 所示。解：该计数器采用同步预置数法， LD Q3Q2 。所以M0 时：起

13、始状态为 0010 ，结束状态为 1100，所以该计数器为十一进制加法计数器。M1 时：起始状态为 0100 ，结束状态为 1100，所以该计数器为九进制加法计数器。状态图略。 题 8.7 分析图 P8.7 的计数器在 M 1 和 M 0 时各为几进制，并画出相应的状态转换图。1074161 的功能表如表8.2.2 所示。解：该计数器采用同步预置数法。 LD MQ2Q1Q0 MQ 3Q1M0 时：起始状态为 0000，结束状态为 1010 ，所以该计数器为十一进制加法计数器。M1 时：起始状态为 0000 ，结束状态为 0111，所以该计数器为八进制加法计数器。状态图略。 题 8.8 设计一个

14、可控进制的计数器，当输入控制变量 A 1时为 13 进制计数器， A 0 时为7进制计数器。标出计数器的输入端和进位输出端。解：电路采用同步预置数法。 LD AQ3Q2 MQ 2Q1电路逻辑图如图 A8.8 所示 题 8.11 试分析图 P8.11 计数器电路的分频比 （即 Y 和 CP 的频率比）。74LS1610 的功能表如表8.2.2 所示。11解：两片计数器接成并行进位方式，其中第1 片 74160 计数，起始状态为 0000，结束状态为 1001，为十进制计数器。第2 片 74160 计数，起始状态为 0110，结束状态为 1001，为四进制计数器。所以该计数电路的分频比 fY 1f

15、CP 40 题 8.12 试用同步 4 位二进制计数器 74LS161 芯片和必要的门电路来组成一个 125 进制加法计数器。要求标出计数器的输入端和进位输出端；画出逻辑连接图。解：计数的起始状态为 00000000，结束状态为 01111101，电路逻辑图如图 A8.12 所示 题 8.13 设计一个序列信号发生器电路，使之在一系列 CP 信号作用下能周期性地输出“ 11010010111”的序列信号。解：根据题意电路可由计数器 +组合输出电路两部分组成。第一步：设计计数器序列长度 S 11，设计一个模11 计数器，选用74LS161，设定有效状态为Q3Q2QQ=0101 1111。1 0第

16、二步：设计组合电路设序列输出信号为 L ，则计数器的输出10和序列L之间的关系如表A8.13 所示。Q3Q2QQ表A8.1312Q3Q2Q1Q0L000000010010001101000101101101011101000110010101001011111000110111110111111化简得组合逻辑电路表达式为： L Q Q Q0Q Q QQ QQ0Q Q Q0212103121最后电路图如图A8.13 所示（其中组合部分略） 题 8.14 图 P8.14 是由同步十进制计数器 74160 和 3 线 -8 线译码器 74LS138 组成的电路。分析电路功能，画出 74160 的状态

17、转换图和电路输出 Yi CP 的波形图。解： 74160 接成八进制计数器，计数状态从 0000 到 0111，电路输出波形如图 A8.14 所示13CPQ 0Q 1Q 2Y0Y1Y2Y3Y4Y5Y6Y7 题 8.15 试设计一个具有控制端M 的序列信号发生电路。 当 M 分别为0 和 1 时，在时钟 CP作用下，电路输出端 Y 能分别周期性地输出1001 1010和 0011 0101 的序列信号。用 74LS161 芯片和门电路实现。解：第一步：设计计数器序列长度 S 8 ，则只用 74LS161 的 Q2QQ1 00从 000 到 111 状态即可。第二步：设计组合电路根据题意，计数器的

18、输出 Q QQ0 ，控制端 M 和序列 Y 之间的关系如表 A8.15所示。2 1表 A8.15MQ2Q1Q0Y00001000100010000111010010101001101011101000010010101011011111000110111110011111化简得组合逻辑电路表达式为：YMQ 1Q0MQ2Q0MQ 2Q1 MQ2Q0Q2QQ1 014电路图略一、 单项选择题组合逻辑电路通常由 _组和而成。（ a）记忆元件（ b）门电路（ c）计数器（ d）以上均正确答案（ b）能实现算术加法运算的电路是_。（ a）与门（ b）或门（ c）异或门（ d）全加器答案（ d）注释：与门

19、，或门，异或门等实现的是逻辑运算，半加器，全加器，加法器实现的是算术运算 N 位二进制译码器的输出端共有_个。（ a） 2n 个（b） 2n 个（ c） 16 个（ d） 12 个答案（ b） 3 线 -8 线译码器 74LS138，若使输出 Y50 ，则对应的输入端 A2 A1 A0 应为 _.（ a） 001（b） 100（ c） 101（ d） 110答案（ c）5要使 3-8 线译码器正常工作，使能控制端G 、 G2 A 、 G2 B 的电平信号为 _。（ a） 011 （ b） 100（c） 000（ d） 0101答案（ b）二、试用线线译码器74LS138 和门电路实现一个判别电路，当输入的三位二进制代码能被整除时电路输出为，否则为。答案：根据题意，写出真值表，如表 R5.4 所示。表R5.4ABCYAA2Y00000BA1Y1A00010CY2Y30101Y4&Y01101S1Y51001S2Y61010S3Y711011110由表 R5.4，得出， Y ABCABCABCm2m4m6 由于 74LS138 的输出 Yi 为 mi ，因此令A A2,B A1,C A0 ，则得 Ym2 m4m6m2m