8位十进制频率计设计 EDA技术与Verilog HDL实验报告.docx

1、8位十进制频率计设计 EDA技术与Verilog HDL实验报告8位十进制频率计设计一实验目的熟悉在QuartusII下设计2位和8位十进制频率计。二实验内容在QuartusII下设计2位和8位十进制频率计，并编译、仿真验证其功能。三程序清单频率计顶层文件设计：（1）2位十进制频率计Conter8.bdf图形输入：tf_ctro.bdf图形输入：ft_top.bdf图形输入:conter100.v文本输入:module conter100(CLK,CLR,EN,cout,ge,shi); input CLK,EN,CLR; output 3:0ge; output 3:0shi ; outpu

2、t cout; reg cout; reg 3:0ge; reg 3:0shi;always (posedge CLK ) if (!CLR) begin ge=0; shi=0; cout=0; end else if(ge=9)&(shi=9) begin ge=0; shi=0; cout=1; end else if (ge=9) begin ge=0; shi=shi+1; cout=0; end else begin ge=ge+1; shi=shi; cout=0; end endmoduletf_ctro.v文本输入： module tf_ctro (clk,en,clr,lo

3、ck);input clk;output en,clr,lock;reg en,clr,lock;integer d=0;always (posedge clk)begind=d+1;if (d=1)beginen=0;lock=0;clr=0; endelse if(d=2)beginlock=1;en=0;clr=0;endelse if (d=3)beginlock=0;clr=0;en=0;endelse if (d=6)beginlock=0;clr=1;en=0;endelse if (d=7)beginlock=0;clr=0;en=0;endelse if(d=8)beginl

4、ock=0;clr=0;en=1;endelse if(d=16)begind=0;en=0;lock=0;clr=0;endendendmodule 74374锁存器文本输入:module octal(clk,en,d_in,q_in );input clk,en; input 3:0 d_in; output 3:0 q_in; reg 3:0 Q; assign q_in=Q;always (posedge clk) if(!en) beginQ=d_in;endendmodule（2）8位十进制频率计ft_top.bdf图形输入:四实验步骤1、 新建一个名称为CTR10的工程，并在该文

5、件夹中新建一个CTR10.bdf的文件，在工程文件夹中新建一个counter8.bdf的文件。2、 编译工程，编译成功后进行下一步，若不成功则查改错误。3、 在工程文件夹中新建一个CTR10.vwf的波形文件，导入工程端口，设置输入波形，仿真得出输出端口波形。4、 验证输出端口波形是否实现8位十进制频率计的功能。 五、实验数据仿真波形如下图所示：（1）2位十进制频率计Conter8.bdf图形输入仿真波形： Conter100.v文本输入仿真波形：Tf_ctro.bdf图形输入仿真波形输入：ft_top.bdf图形输入仿真波形：（2）8位十进制频率计ft_top.bdf图形输入仿真波形六、实验小结通过本次实验熟悉在QuartusII下设计2位和8位十进制频率计，并编译、仿真验证其功能。