D锁存器版图设计实验报告DOC.docx

1、D锁存器版图设计实验报告DOC第一章：绪论1.1 简介1.1.1 集成电路集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。 通过集 成电路版图设计，将立体的电路系统转变为二维平面图形。 利用版图制作掩模板， 就可以由这些图形限定工艺加工过程，最终还原为基于半导体材料的立体结构。以最基本的 MOS 器件为例，工艺生产出的器件应该包含源漏扩散区、栅极 以及金属线等结构层。 按照电路设计的要求， 在版图中用不同图层分别表示这些 结构层，画好各个图层所需的图形，图形的大小等于工艺生产得到的器件尺寸。 正确摆放各图层图形之间的位置关系， 绘制完成的版图基本就是工艺生产出的器 件俯视图。器件参

2、数如 MOS 管的沟道尺寸，由电路设计决定，等于有源区与栅极重叠 部分的尺寸。其他尺寸由生产工艺条件决定，不能随意设定。在工艺生产中， 相同结构层相连即可导电， 而不同结构层之间是由氧化层隔 绝的，相互没有连接关系， 只有制作通孔才能在不同结构层之间导电。 与工艺生 产相对应的版图中默认不同图层之间的绝缘关系， 因此可以不必画氧化层， 却必 须画各层之间的通孔。另外，衬底在版图设计过程中默认存在，不必画出。而各 个 N 阱、 P 阱均由工艺生产过程中杂质掺杂形成，版图中必须画出相应图形。1.1.2 版图设计基本知识 版图设计是创建工程制图 （网表）的精确的物理描述的过程， 而这一物理描述遵 守

3、由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。 版图设计得好坏， 其功能正确与否， 必须通过验证工具才能确定。 版图的验证通 常包括三大部分：设计规则检查（DRC）电学规则检查（ERC和版图与电路图对照 （LVS。） 只有通过版图验证的芯片设计才进行制版和工艺流片。设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重 要,Cade nee中进行版图验证的工具主要有 draeula和diva。Dracula为独立的验证 工具, 不仅可以进行设计规则验证 （DRC） ,而且可以完成电学规则验证 （ERC、） 版图 与电路验证（LV S、寄生参数提取（L PE等一系列验证工

4、作,功能强于Diva。1.2 软件介绍Cade nee是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA设计和PCB板设计。Cade nee在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。 Cade nee包含的工具较多几乎包括了EDA设计的方方面面。第二章：D锁存器的介绍锁存器（latch）-对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能） 信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。 简 单地说，它有两个输入，分别是一个有效信号 EN,个输入

5、数据信号DATA_IN它有一个输出Q,它的功能就是在EN有效的时候把DATA_IN的值传给Q,也就是 锁存的过程。时序波形图如下所示；D锁存器（高电平便能）第三章：D锁存器的电路图在Quartus II里以电路为原理图进行时序仿真，查看是否满足锁存器的功 能。原理图如下:ZD. ID M3C.D TiL4D. 0 itiSO. 0 AlTO-0 itsBO. 0 ItsHuntID.O AS90.0 bs LOD. ItsValue at10.0 佃ellcXQ由上图可知满足D锁存器的功能，原理图无误。接下来绘制晶体管级的电路图。3.1.1与非门电路，原理图如下所示利用candence软件绘制

6、，具体绘制步骤由4.2说明。f-.iCmrr，-f=S風申.忙2晒H50t0.an. 2购Ov2；0.e-.5IN1与IN2为输入，out为输出，贝U由波形图可知实现了二输入与非门的功能, 因此电路正确。2.创建二输入与非门的symbol，以便后面调用画D锁存器。3.IIqod 7 广执VT13 0 皿谥:0-0-II zHAdioic hdl0，通常为了保证正常工 要求VDD|VGS(th)Pl+V GS(th)N。若输入vI为低电平(如0V)，则负载管导 输入管截止，输出电压接近 VDD若输入VI为高电平(如VDD，则输入管导 负载管截止，输出电压接近0V。综上所述，当VI为低电平时VO为

7、高电平；VI为高电平时VO为低电平，电 路实现了非逻辑运算，是非门一一反相器。步骤：(1)打开cade nee软件，进入系统，双击名为“ i cfb.sh ”的图标；会出现 以下窗口Library ManageWorkArea: hamcHCuser_| MOSIS_Layoiit_Te3t HCSU_ftn.aLo g_Parts HCSU_Digltai WCSUJDechLib NCSUJCtchLib iiC5U_TechLib HCSUjrechLib HCSUjrechLib MCSUjrechLib MCSUjrechLib MCSUeehLib analogLib basic

8、cdaDefrechLib ttt Varning： ddsAddTeehLit: CquI如t 訥J techlib cdsPefTechLib to CLft. Encr i： I Log file is /honeyicuser/LibMansger log.Ti(2 )新建：File f New f Library;在弹 出的窗口中输 人名字“ dff ”EoktapL.V&rLCST2.-ccbc.-l. 14xwuJ_a.t.cxiZVio 玛 o/i. CLXD 日 r然后进行选择Library的类型为“ NCSU_TechLib_tsmcO2Attach Design Libr

9、ary to Technology FiledffspectreZ: Model Library Setupname = VTC/x)dataset = t ran-Trandara dir - . /simuiarion/fkq/specire/schemataccepted tran steps=249.Itsratio 3.5 ralr sf a.i.gqLob&l Cmin OF gmin 1 p S maarad 0 Olun nio9_method a nio9_vr Bs EO mVtz-an ： trazi ； trail: tl曲: tl曲: tran : tran : tr

10、an : tran : t 匸 an : t 匸 an : tran： tran： tran- tran： tranr tranr tranr tran： Humber of Initial condition aoLution time =03. Intrinsic tran anaLyais time =03. Total time required for tran analysis tran* was s.f inalTiiiieOP : vet ting operating point inf oriMation to rmwfile. jKLodelParaiKiet-er : w

11、riting model parameter values to He.eLement: writing instance parameter values to raufile. CTutputParajuieter : writing output- parajuieter values to raifile. desigpnParannVaLs : writing netlist parameters to ra啣file. priiKiTtives : wr itiiLgf primitives to rawf iLe. subckts: writing subcircuits to

12、rawflie.(5)波形图 Results Direct Plot Transient Signal 得到下图File Edit Crapli Axis Trace Marker Zoom Tools HelpTrarisierrt ponjeavTc阿根据反相器的原理：当a为低电平时x为高电平；a为高电平时x为低电平, 电路实现了非逻辑运算，是非门一一反相器。由上图（波形图）对比可知：反相 器实验正确。322传输门电路传输门的原理：设控制信号C和的高低电平分别为 Vdd和0V,开启电压为 VGS（th）1. C = 0, S 1时，只要输入信号 VI的范围不超过0Vdd, Ti、T2同时夹

13、断，输岀与输入之9间呈高阻状态（10 Q）,象机械开关的开断状态一样，传输门不通。拢状态一样，传输门导通。步骤：在同一个library 下新建(1)File f Newf Cellview f在 Cell name 中输人“ esm” 弹出Virtuoso Schematic Edit ing : dff esm schematic勺对话框，画出电路图:virtuosos 5cl-iematlc Editing: d-PT esm s-chcmortlra :(2)对电路进行仿真，步骤如下：Results f Direct Plot进行检查和保存，点击 Check and Save f Too

14、ls f Analog Environment 然后进行设定 Set up f Model Libraries 再点击 An alyses进行设定 Sto p Time 设定为64u,然后点击 Run运行，运行成功后点击 Tran sie nt Sig nal 得到波形图如下：NC5U_RiflJbJi:D2 匚sm schematic : Apr 29 01:26:57 2D14-FW Edh Czph Wf rrjM Mukp Rg TouK HilpJUTrwfcKl 町哪tB-n-lTi3MzyitsfvTTjinnvl忸邛I在net14输入高电平同时 net13输入低电平时，输入“

15、b” =输岀“y（1为b, 2为y ,3为net13 , 4为net14 ）,根据上图（波形图）可知传输门实验正确。323 D锁存器电路对电路进行仿真，步骤如下：进行检查和保存，点击 Check and Save Tools Analog Environment 然后进行设定 Set up 7 Model Libraries 再点击 An alyses进行设定 Sto p Time设定为640u，然后点击 Run运行，运行成功后点击 Results 7Direct Plot 7Tran sie nt Sig nal 得到波形图如下：drr de sct1inlC ；l1iy 9 O1：5I13

16、2 2O14Flit Ed(i cripD 屈$ Tutt Urkfr ztain reals Htitt&料謝3E归目丈F城K%二业e乐Triareian RKpore第四章：D锁存器的版图4.1 D锁存器版图的设计步骤 （以第2个原理图为例）(1)在同一个 library 即“ dff” 下新建：File New Cellviek 在 Cell name： “ de” 7TooVirtuoso，即弹出 Virtuoso Layout Editing : dff de layout对话框；然后根 据晶体管级电路图绘制版图将电路图分成3部分来绘制版图:1. 先画pmos管 画出有源区；其次画出

17、栅，注意长度为 0.5um;其次是衬底 连接；注意串并联，源极和源极的连接等；在打接触孔后一定要画出金属层。2.画nmos管，其绘制类似于pmos但是不需要N阱，且根据电路图nmos 管的宽度为2.0um长度为0.5um。3.完成整个“ de”触发器的绘制及绘制输入、输出。Tuts Des咨I 卿HIM &Bifl HI 住側 GCHtfWClMty OphN惟 HwUn NC3U(3)版图的验证1 .在绘制pmos和nmos的过程中就要不断地做 DRC验证 Verify DRGOK然后点击窗口 icfb如果没有错误会出现下图2.在整个版图绘制好以后继续 DRC验证，成功之后添加端口在添加电源

18、和地的端口时 Create P in sym pin Termi nal Namesvcc!点击 选择Dis play Pin Name和jump er然后在Pin Type中选择metal1然后在版图对应 vcc的位置上添加端口。在添加gnd时步骤同VCC致，但是在Terminal Names中填写gnd!在添加输入输出端口时 Create Pinshape pin Terminal Names-(输入为d,输出为f）点击选择Dis play Pin Name和input或者out put在LSW上选择对应 的类型，然后在版图对应输入输出的位置上添加端口。 端口添加成功后进行验证。3.首先还

19、是进行DRC验证没有错误之后生成网表文件 VerifyExtract OK成功 之后，然后进行LVS验证。4.LVS原理LVS全称Layout Versus Schematics , 是Dracula 的验证工具，用来验证 版图和逻辑图是否匹配。LVS在晶体管级比较版图和逻辑图的连接性， 而且输出所有不一致的地方。Dracula从图形系统中产生版图数据。Dracula把GDS2格 式的Layout 文件转换为 Layout 网表，LOGLVS Dracula 网络编辑器，将 Schematic或CDL描述的门级和晶体管级的网表转化为 LVS网表。LVS能够把 每一个网络转化为一个电路模型。从一

20、个电路的输入和输出开始，LVS跟踪两种 电路模型。Dracula利用启发式每一次搜索电路的一步。首先，LVS跟踪、I/O模 型，然后搜索要求最少回溯的路径。当 LVS在跟踪的过程中检测到匹配的话，Dracula就给这个匹配的器件和节点一个匹配的标识。当 LVS检测到一个不匹配，它就停止在那个搜索的路径。如果 LVS指定了所有的器件和给出了一个匹 配的标识的话或者在搜索路径上没有一致的地方的话， LVS会考虑到这两个模型的连续性。当Dracula 检测到不一致的地方，它会以输出列表和图表形式表示 出来。根据LVS原理，再结合上图中的数据对比可知电路图与版图匹配， 没有错误，则版图绘制成功。步骤如

21、下:Verify LVS Form ContentsrArtist LVS Form Contents DifferentOK Cancel1HelpThe selected LVS Run directory does not match the Run Form.Use i 4 1 1 . I厂、 HF(1)(3)(5)(6)生长一层SiO2。在SiO2上涂光刻胶，光刻N阱掺杂窗口（一次光刻）。用HF刻蚀窗口处的SiO2,去胶。在窗口处注入N型杂质。形成N阱，去除硅片上的SiO2。生长一层SiO2,再生长一层Si3N4。光刻场区（二次光刻），刻蚀场区 的Si3N4,去胶。由于 Si3N4和

22、Si之间的应力较大，而 SiO2与Si和Si3N4之 间的应力较小，所以用SiO2作为过渡层。（7） 生长场区SiO2 （场氧）。CMOS工艺之所以不象 NMOS工艺那样直接 生长场氧，一是因为CMOS工艺比NMOS工艺出现得晚，更先进；二是因为生 长场氧时间很长，会消耗很多硅，这样会使有源区边缘产生很高的台阶， 给以后 台阶覆盖带来困难，台阶太高会产生覆盖死角。（8） 去除Si3N4和有源区处的SiO2。（9） 重新生长一层薄薄的SiO2 （栅氧）。（10） 生长一层多晶硅。（11） 光刻多晶硅栅极（三次光刻）。（12） 刻蚀栅极以外的多晶硅，去胶。（13） 光刻P+离子注入窗口（四次光刻），刻蚀窗口处的SiO2，去胶。在窗 口处注入 P 型杂质，形成 PMOS 的源漏区和衬底欧姆接触。生长 SiO2。（14） 光刻N+离子注入窗口（五次光刻），刻蚀窗口处的SiO2，去胶。在窗 口处注入 N 型杂质，形成 NMOS 的源漏区和阱欧姆接触。生长一层 SiO2。 光刻接触孔（六次光刻），刻蚀接触孔处的SiO2，去胶。 生长一层金属，光刻金属引线（七次光刻） 。 刻蚀引线外的金属，去胶。15)16)17)18)19)淀积钝化层。