D锁存器版图设计实验报告DOC.docx
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D锁存器版图设计实验报告DOC
第一章：
绪论1.1简介1.1.1集成电路
集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。
通过集成电路版图设计，将立体的电路系统转变为二维平面图形。
利用版图制作掩模板，就可以由这些图形限定工艺加工过程，最终还原为基于半导体材料的立体结构。
以最基本的MOS器件为例，工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。
按照电路设计的要求，在版图中用不同图层分别表示这些结构层，画好各个图层所需的图形，图形的大小等于工艺生产得到的器件尺寸。
正确摆放各图层图形之间的位置关系，绘制完成的版图基本就是工艺生产出的器件俯视图。
器件参数如MOS管的沟道尺寸，由电路设计决定，等于有源区与栅极重叠部分的尺寸。
其他尺寸由生产工艺条件决定，不能随意设定。
在工艺生产中，相同结构层相连即可导电，而不同结构层之间是由氧化层隔绝的，相互没有连接关系，只有制作通孔才能在不同结构层之间导电。
与工艺生产相对应的版图中默认不同图层之间的绝缘关系，因此可以不必画氧化层，却必须画各层之间的通孔。
另外，衬底在版图设计过程中默认存在，不必画出。
而各个N阱、P阱均由工艺生产过程中杂质掺杂形成，版图中必须画出相应图形。
1.1.2版图设计基本知识版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。
版图设计得好坏，其功能正确与否，必须通过验证工具才能确定。
版图的验证通常包括三大部分：
设计规则检查（DRC）电学规则检查（ERC和版图与电路图对照（LVS。
）只有通过版图验证的芯片设计才进行制版和工艺流片。
设计规则的验证是版图与具体工艺的接口,因此就显得尤为重要,Cadenee中进行版图验证的工具主要有draeula和diva。
Dracula为独立的验证工具,不仅可以进行设计规则验证（DRC）,而且可以完成电学规则验证（ERC、）版图与电路验证（LVS、寄生参数提取（LPE等一系列验证工作,功能强于Diva。
1.2软件介绍
Cadenee是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC设计、FPGA设计和PCB板设计。
Cadenee在仿真、电路图设计、自动布局布线、
版图设计及验证等方面有着绝对的优势。
Cadenee包含的工具较多几乎包括了
EDA设计的方方面面。
第二章：
D锁存器的介绍
锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。
简单地说，它有两个输入，分别是一个有效信号EN,—个输入数据信号DATA_IN
它有一个输出Q,它的功能就是在EN有效的时候把DATA_IN的值传给Q,也就是锁存的过程。
时序波形图如下所示；
D锁存器（高电平便能）
第三章：
D锁存器的电路图
在QuartusII里以电路为原理图进行时序仿真，查看是否满足锁存器的功能。
原理图如下:
ZD.IDM
3C.DTiL
4D.0iti
SO.0Al
TO-0its
BO.0Its
Hunt
ID.OAS
90.0bsLOD.□Its
Valueat
10.0佃
ellc
XQ
由上图可知满足D锁存器的功能，原理图无误。
接下来绘制晶体管级的电路图。
3.1.1与非门电路，原理图如下所示
利用candence软件绘制，具体绘制步骤由4.2说明。
f-.iC
"mrr，-
f=S風申.
忙2晒
H50t0.an."2购
Ov2；0.e
£
>
-.5
IN1与IN2为输入，out为输出，贝U由波形图可知实现了二输入与非门的功能,因此电路正确。
2.创建二输入与非门的symbol，以便后面调用画D锁存器。
3.
II
qod\7■
■广执VT1・30皿¥谥:
0-0
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HA
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dl<]tizh
JO■讪
3.以上面的symbol为基础，画出完整电路
僮:
U.S
200.□
4OU.U
Timp（us）
TransientResponse
号■SBBIHBBBBBBIBBnS
C1OOO200O300OdOOo
TimeCus）
IransientResponse
=VTC7Q"）
0
100.0
200.0
300.0
400.0time（us）
“D”为输入端，“elk”为使能端，“Q'为输出端，根据锁存器的原理可知，在clk为高电平的时候把D的值传给Q。
因此由波形图可知电路正确。
3.2.1反相器电路
反相器的原理：
T1
dms
作,
通,
通,
两个MOS管的开启电压VGS（th）PvO,VGS（th）N>0，通常为了保证正常工要求VDD>|VGS（th）Pl+VGS（th）N。
若输入vI为低电平（如0V），则负载管导输入管截止，输出电压接近VDD若输入VI为高电平（如VDD，则输入管导负载管截止，输出电压接近0V。
综上所述，当VI为低电平时VO为高电平；VI为高电平时VO为低电平，电路实现了非逻辑运算，是非门一一反相器。
步骤：
（1）打开cadenee软件，进入系统，双击名为“icfb.sh”的图标；会出现以下窗口
LibraryManageWorkArea:
^hamcHCuser
_|
MOSIS_Layoiit_Te3tHCSU_ftn.aLog_PartsHCSU_DigltaiWCSUJDechLibNCSUJCtchLibiiC5U_TechLibHCSUjrechLibHCSUjrechLibMCSUjrechLibMCSUjrechLibMCSU^eehLibanalogLibbasiccdaDefrechLibttt
Varning：
ddsAddTeehLit:
CquI如't訥Jtechlib'cdsPefTechLib'toCLft.Encri»：
ILogfileis"/honeyicuser/LibMansgerlog".
T
>i>
（2）新建：
FilefNewfLibrary;在弹出的窗口中输人名字“dff”
Eoktap
L.V&
rLCST2.-ccbc.-l.£1
4xwuJ_a.t.±cxi
ZVio玛o/i.CLXD日r
然后进行选择Library的类型为“NCSU_TechLib_tsmcO2'
AttachDesignLibrarytoTechnologyFile
dff
spectreZ:
ModelLibrarySetup
name=VTC'/x"）
dataset=tran-Tran
daradir-./simuiarion/fkq/specire/schemat
acceptedtransteps
=249.
Itsratio■3.5ralrsf■a.i.gqLob&lCmin•OFgmin■1pSmaarad■0Olunnio9_method■anio9_vrBs■EOmV
tz-an：
trazi；trail:
tl■曲:
tl■曲:
tran:
tran:
tran:
tran:
t匸an:
t匸an:
tran：
tran：
tran-tran：
tranrtranrtranrtran：
HumberofInitialconditionaoLutiontime=03.IntrinsictrananaLyaistime=03.Totaltimerequiredfortrananalysis'tran*was□s.
finalTiiiieOP:
vettingoperatingpointinforiMationtormwfile.jKLodelParaiKiet-er:
'writingmodelparametervaluestoHe.
eLement:
writinginstanceparametervaluestoraufile.CTutputParajuieter:
writingoutput-parajuietervaluestorai^file.desigpnParannVaLs:
writingnetlistparameterstora啣file.priiKiTtives:
writiiLgfprimitivestorawfiLe.subckts:
writingsubcircuitstorawflie.
（5）波形图Results—DirectPlot—TransientSignal得到下图
FileEditCrapliAxisTraceMarkerZoomToolsHelp
Trarisierrtponje
avTc阿
根据反相器的原理：
当a为低电平时x为高电平；a为高电平时x为低电平,电路实现了非逻辑运算，是非门一一反相器。
由上图（波形图）对比可知：
反相器实验正确。
322传输门电路
传输门的原理：
设控制信号C和的高低电平分别为Vdd和0V,开启电压为VGS（th）
1.C=0,S1时，只要输入信号VI的范围不超过0〜Vdd,Ti、T2同时夹断，输岀与输入之
9
间呈高阻状态（＞10Q）,象机械开关的开断状态一样，传输门不通。
拢状态一样，传输门导通。
步骤：
在同一个library下新建
（1）FilefNewfCellviewf在Cellname中输人“esm”弹出
Virtuoso@SchematicEditing:
dffesmschematic勺对话框，画出电路图:
virtuosos5cl-iematlcEditing:
d-PTesms-chcmortl
ra:
（2）对电路进行仿真，步骤如下：
ResultsfDirectPlot
进行检查和保存，点击CheckandSavefToolsfAnalogEnvironment然后进行设定SetupfModelLibraries再点击Analyses进行设定StopTime设定为64u,然后点击Run运行，运行成功后点击TransientSignal得到波形图如下：
NC5U_Ri±flJbJ^i:
D2匚smschematic:
Apr2901:
26:
572D14-
FWEdhCzphWfrrjMMukpRgTouKHilp
JU
TrwfcKl町哪t
B-n-'-'lTi
3M
■zyi
tsfvTTjinn
■vl忸邛"I
在net14输入高电平同时net13输入低电平时，输入“b”=输岀“y"（1为b,2为y,3为net13,4为net14）,根据上图（波形图）可知传输门实验正确。
323D锁存器电路
对电路进行仿真，步骤如下：
进行检查和保存，点击CheckandSave—Tools—AnalogEnvironment然后进行设定Setup7ModelLibraries再点击Analyses进行设定StopTime设定为640u，然后点击Run运行，运行成功后点击Results7DirectPlot7TransientSignal得到波形图如下：
drrdesct1«in^lC；l1iy9O1：
5I1322O14
FlitEd（icripD屈$Tutt'UrkfrztainrealsHtitt
&料謝3E归目丈F城K%□二业e乐
TriareianRKpor^e
第四章：
D锁存器的版图4.1D锁存器版图的设计步骤（以第2个原理图为例）
（1）在同一个library即“dff”下新建：
File—New—Cellviek在Cellname：
“de”7Too—Virtuoso，即弹出Virtuoso@LayoutEditing:
dffdelayout对话框；然后根据晶体管级电路图绘制版图
⑵将电路图分成3部分来绘制版图:
1.先画pmos管画出有源区；其次画出栅，注意长度为0.5um;其次是衬底连接；注意串并联，源极和源极的连接等；在打接触孔后一定要画出金属层。
2.画nmos管，其绘制类似于pmos但是不需要N阱，且根据电路图nmos管的宽度为2.0um长度为0.5um。
3.完成整个“de”触发器的绘制及绘制输入、输出。
TutsDes咨I卿HIM&Bifl£HI住側GCHtfWClMtyOphN惟HwUn^NC3U
（3）版图的验证
1.在绘制pmos和nmos的过程中就要不断地做DRC验证Verify—DRG>OK
然后点击窗口icfb如果没有错误会出现下图
2.在整个版图绘制好以后继续DRC验证，成功之后添加端口
在添加电源和地的端口时Create—Pin—sympin—TerminalNames—vcc!
点击选择DisplayPinName和jumper然后在PinType中选择metal1然后在版图对应vcc的位置上添加端口。
在添加gnd时步骤同VCC—致，但是在TerminalNames中填写gnd!
在添加输入输出端口时Create—Pin—shapepin—TerminalNames-（输入为
d,输出为f）点击选择DisplayPinName和input或者output在LSW上选择对应的类型，然后在版图对应输入输出的位置上添加端口。
端口添加成功后进行验证。
3.首先还是进行DRC验证没有错误之后生成网表文件Verify^Extract—OK成功之后，然后进行LVS验证。
4.LVS原理
LVS全称LayoutVersusSchematics,是Dracula的验证工具，用来验证版图和逻辑图是否匹配。
LVS在晶体管级比较版图和逻辑图的连接性，而且输出
所有不一致的地方。
Dracula从图形系统中产生版图数据。
Dracula把GDS2格式的Layout文件转换为Layout网表，LOGLVSDracula网络编辑器，将Schematic或CDL描述的门级和晶体管级的网表转化为LVS网表。
LVS能够把每一个网络转化为一个电路模型。
从一个电路的输入和输出开始，LVS跟踪两种电路模型。
Dracula利用启发式每一次搜索电路的一步。
首先，LVS跟踪、I/O模型，然后搜索要求最少回溯的路径。
当LVS在跟踪的过程中检测到匹配的话，
Dracula就给这个匹配的器件和节点一个匹配的标识。
当LVS检测到一个不匹
配，它就停止在那个搜索的路径。
如果LVS指定了所有的器件和给出了一个匹配的标识的话或者在搜索路径上没有一致的地方的话，LVS会考虑到这两个模型
的连续性。
当Dracula检测到不一致的地方，它会以输出列表和图表形式表示出来。
根据LVS原理，再结合上图中的数据对比可知电路图与版图匹配，没有错误，
则版图绘制成功。
步骤如下:
Verify—LVS^FormContents
r
■
ArtistLVSFormContentsDifferent
OKCancel
1
Help
TheselectedLVSRundirectorydoesnotmatchtheRunForm.
Use
Differences:
E?
:
tractedCellName：
def
ExtractedVievName：
extracted
CorrespondenceFileHane:
/home/icu3er/lvs_c□rile
然后在CreateNetlist中选择Browse—dff—dc—schematic继续选择Browse—dff
—dc—extracted
cell
73
■■■
dd
■■■
View
schematic
_ll
extracts4,
BrowseSeibycursor
BrowseSeibycursor
RulesFile
divaLVS.rug
Browse
RulesLibrary
■
NCSUTechLibtsmcO^
.Il
LVSOptions
■Rewiring
DeviceFixing
〕createcrossReference
■Terminals
COirespondence
File
一Lvs_corr_file
Create
SwitchNames
y
J.
Priority4
KunlocaJJ
Run
OutputEmorDisplay
Monitor
Info
Library
BuildMixed
肚4
BackannotateParasiiicProbeBuildAnalog
Mt祐tlAZS
添加完成后，点击Run成功之后最后点击Output得到下图
F
/homedLit
.J:
w日
Melp1?
1
Thene-t-liatarvatch.
Lsvout
schjerwitie
UL5t™cisa
on-matebed
0
a
retired
口
口
iiE#error#
0
0
ptumsd
0
0
active
IS
12
total
12
12
fuets
un-rvsitGtied
fctrg^d
pruned
active
tot-al
ternif^^la
□n-Mitchid
0
0
Mtehjsdbut
dzffarenbtyjic
0
a
total
4
4
PEob日fiL?
?
fron/tunc/i匚■uc-e-r/T.VS/^chjpruitic
dfvbadout
noth日d.out.
1
根据LVS原理，再结合上图中的数据对比可知电路图与版图匹配，没有错误,则版图绘制成功。
第五章：
工艺流程图
工艺流程图
在CMOS电路中，要求在同一个衬底上制造PMOS管和NMOS管，所以必须把一种MOS管做在衬底上，而另一种MOS管做在比衬底浓度高的阱中。
根据阱的导电类型，CMOS电路又可分为P阱CMOS、N阱CMOS和双阱CMOS电路。
我们的版图中采用的是N阱CMOS工艺。
NMOS器件具有良好的兼容性。
N阱工艺是向高阻的P型硅衬底中扩散（或注入）磷，形成一个作PMOS管的阱，由于NMOS管做在高阻的P型硅衬底上，因而降低了NMOS管的结电容及衬底偏置效应。
这种工艺的最大优点是和
具体工艺流程如下：
II'【I'I||If書MU
I'Z「II\攥模I>>i411.I
厂、
[HF]
（1）
⑵
（3）
⑷
（5）
（6）
生长一层SiO2。
在SiO2上涂光刻胶，光刻N阱掺杂窗口（一次光刻）。
用HF刻蚀窗口处的SiO2,去胶。
在窗口处注入N型杂质。
形成N阱，去除硅片上的SiO2。
生长一层SiO2,再生长一层Si3N4。
光刻场区（二次光刻），刻蚀场区的Si3N4,去胶。
由于Si3N4和Si之间的应力较大，而SiO2与Si和Si3N4之间的应力较小，所以用SiO2作为过渡层。
（7）生长场区SiO2（场氧）。
CMOS工艺之所以不象NMOS工艺那样直接生长场氧，一是因为CMOS工艺比NMOS工艺出现得晚，更先进；二是因为生长场氧时间很长，会消耗很多硅，这样会使有源区边缘产生很高的台阶，给以后台阶覆盖带来困难，台阶太高会产生覆盖死角。
（8）去除Si3N4和有源区处的SiO2。
（9）重新生长一层薄薄的SiO2（栅氧）。
（10）生长一层多晶硅。
（11）光刻多晶硅栅极（三次光刻）。
（12）刻蚀栅极以外的多晶硅，去胶。
（13）光刻P+离子注入窗口（四次光刻），刻蚀窗口处的SiO2，去胶。
在窗口处注入P型杂质，形成PMOS的源漏区和衬底欧姆接触。
生长SiO2。
（14）光刻N+离子注入窗口（五次光刻），刻蚀窗口处的SiO2，去胶。
在窗口处注入N型杂质，形成NMOS的源漏区和阱欧姆接触。
生长一层SiO2。
光刻接触孔（六次光刻），刻蚀接触孔处的SiO2，去胶。
生长一层金属，光刻金属引线（七次光刻）。
刻蚀引线外的金属，去胶。
15）
16）
17）
18）
19）
淀积钝化层。
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