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1、数字逻辑复习试题数字逻辑复习提要一、选择题1.若ABCDEFGH为最小项，则它有逻辑相邻项个数为( A ) A. 8 B. 82 C. 28 D. 162.如果编码0100表示十进制数4，则此码不可能是(B ) A. 8421BCD码 B. 5211BCD码 C. 2421BCD码 D. 余3循环码3.构成移位寄存器不能采用的触发器为( D ) A. R-S型 B. J-K型 C. 主从型 D. 同步型5.以下PLD中，与、或阵列均可编程的是(C )器件。 A. PROM B. PAL C. PLA D. GAL6函数F(A,B,C,D)=m(1,3,4,6,8,10)，它的卡诺图如右图所示。

2、函数的最简与或表达式F= A 。 ABCD7组合电路是指 B 组合而成的电路。 A触发器 B门电路 C计数器 D寄存器8电路如右图所示，经CP脉冲作用后，欲使Qn+1=Q，则A，B输入应为 A 。 AA=0，B=0 BA=1，B=1 CA=0，B=1 DA=1，B=09一位十进制计数器至少需要 4个触发器。 A3 B4 C5 D1010n个触发器构成的扭环计数器中，无效状态有 D 个。 An B2n C2n-1 D2n-2n11GAL器件的与阵列 ，或阵列 D 。 A固定，可编程 B可编程，可编程C固定，固定 D可编程，固定12下列器件中是 C 现场片。 A触发器 B计数器 CEPROM D加

3、法器13IspLSI器件中，缩写字母GLB是指 B 。A 全局布线区B通用逻辑块C输出布线区DI/O单元14 在下列逻辑部件中，不属于组合逻辑部件的是D 。A 译码器 B编码器 C全加器 D寄存器15 八路数据选择器，其地址输入端(选择控制段)有 C个。 A8 B2 C3 D416 为将D触发器转换为T触发器，下图所示电路虚线框内应是 。A 或非门 B 与非门 C 异或门 D 同或门17用n个触发器构成计数器，可得到最大计数摸是 B 。 An B2n C2n D2n-118F(A,B,C) = m(0,1,2,3,4,5,6)，则F=（C）(A)ABC (B)A+B+C (C) (D) 19或

4、非门构成的基本RS触发器，输入端SR的约束条件是（A ）(A)SR=0 (B)SR=1 (C) (D) 21在CP作用下，欲使D触发器具有Qn+1=的功能，其D端应接（ D ） (A)1 (B) 0 (C) (D) 22比较两个两位二进制数A=A1A0和B=B1B0，当AB时输出F=1，则F的表达式是（ C ）。(A) (B)(C) (D) 23. 下列电路中属于数字电路的是（D ）。 A. 差动放大电路 B. 集成运放电路 C. RC振荡电路 D. 逻辑运算电路 24. 表示任意两位十进制数，需要（ B ）位二进制数。 A. 6 B. 7C. 8 D. 9 25. n个变量可以构成（ C ）

5、个最大项或最小项。 A. n B. 2nC. 2n D. 2n-1 26. 下列触发器中，没有约束条件的是（ C ）。 A. 主从R-S触发器 B. 基本R-S触发器 C. 主从J-K触发器 D. 以上均有约束条件 27. 组合逻辑电路中的险象是由于（C ）引起的。 A. 电路未达到最简 B. 电路有多个输出 C. 电路中的时延 D. 逻辑门类型不同 28. 实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（D ）。 A. 状态数目更多 B. 状态数目更少 C. 触发器更多 D. 触发器一定更少29. 用0011表示十进制数2，则此码为(D )。 A. 余3码 B. 5

6、421码 C. 余3循环码 D. 格雷码31.函数F(A,B,C,D)=m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与或表达式F=( A )。A B C D 32. 组合电路是指( B )组合而成的电路。 A触发器 B门电路 C计数器 D寄存器33. 八路数据分配器，其地址输入（选择控制）端有( C )个。 A1 B2 C3 D834. 555定时器构成的单稳态触发器输出脉宽tw为 。 A.1.3RC B.1.1RC C.0.7RC D.RC35. 下列触发器中，没有约束条件的是（C ）。 A. 主从R-S触发器 B. 基本R-S触发器 C. 主从J-K触发器 D. 以上均

7、有约束条件 36. 实现两个四位二进制数相乘的组合电路，应有（B）个输出函数。 A. 4 B. 8C. 10 D. 12 37. 组合逻辑电路中的险象是由于（ C ）引起的。 A. 电路未达到最简 B. 电路有多个输出 C. 电路中的时延 D. 逻辑门类型不同 38. 实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的( D )。 A. 状态数目更多 B. 状态数目更少 C. 触发器更多 D. 触发器一定更少39. 用0011表示十进制数2，则此码为(D )。 A. 余3码 B. 2421码 C. 余3循环码 D. 格雷码40. 标准与或式是由（B ）构成的逻辑表达式。

8、A. 与项相或 B. 最小项相或 C. 最大项相与 D. 或项相与 41. J-K触发器在CP时钟脉冲作用下，要使得Q(n+1) =Qn，则输入信号必定不会为（A ）。 A. J = K = 0 B. J = Q, K = C. J = 0, K = D. J = Q, K = 0 42. A101101 = （A ）。 A. A B. C. 0 D. 1 44. 表示任意两位无符号十进制数需要（ B ）二进制数。A6 B7 C8 D9 46补码1.1000的真值是（ ）。A +1.0111 B -1.0111 C-0.1001 D-0. 100047标准或-与式是由（ C ）构成的逻辑表达式

9、。 A与项相或 B最小项相或 C最大项相与 D或项相与48下列四种类型的逻辑门中，可以用（ D ）实现三种基本运算。A与门 B 或门C 非门 D 与非门49将D触发器改造成T触发器，下图所示电路中的虚线框内应是（ ）。 A或非门 B与非门 C异或门 D同或门50实现两个四位二进制数相乘的组合电路，应有（A ）个输出函数。A 8 B. 9 C. 10 D. 11 51要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（D ）。AJK=00 BJK=01 CJK=10 DJK=11 52设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（B ）个异或门。A2 B. 3 C. 4

10、D. 553一个3：8线的地址译码器（74LS138），其控制信G1、的组合为_D_时才对输入进行译码。A. 110 B. 101 C. 111 D. 10054逻辑函，当变量的取值为_A_时，将出现竞争冒险现象。 A B=C=1 B B=C=0 CA=1，C=0 DA=0，B=055下列逻辑函数中，与（A+B）(A+C)等价的是_C_。A. F=AB B F=A+B C A+BC D F= B+C56函数F= +AB转换成或非或非式为（B）A B C D 57图示ROM阵列逻辑图，当地址为A1A0=10时，该字单元的内容为（ C ）A 1l10B 0111C 1010D 010058下列时序

11、电路的状态图中，具有自启动功能的是( B )59在下列电路中不是组合逻辑电路的是 （ D ）A、译码器 B、编码器 C、全加器 D、寄存器60EPROM的与阵列（A ），或阵列（ ）。 A固定，可编程 B 可编程，固定 C 固定，固定 D 可编程，可编程61一个十进制计数器至少需要（ B ）个触发器。 A3 B4C5 D 1062下列表达式中不存在竞争冒险的有（ C ）。AY=+AB BY=AB+C CY=AB+AB DY=(A+)AB63ISP技术的特点是_D_。A必须用编程器 B不可反复编程 C成为产品后不可再改变 D系统在线工作过程中可以编程64PROM、PLA、PAL三种可编程器件中，

12、_AB_是可编程的。APROM的或门阵列 B.PAL的与门阵列CPAL的与门阵列或门阵列 DPROM的与门阵列66下列四个数中最大的数是( B )A(AF)16 B(001010000010)8421BCDC(10100000)2 D(198)1067将代码(10000011)8421BCD转换成二进制数为（B ）A(01000011)2 B(01010011)2C(10000011)2 D(000100110001)268N个变量的逻辑函数应该有最小项（C ）A2n个 B n2个C2n个 D (2n-1)个69下列关于异或运算的式子中，不正确的是( B )AAA=0 B=0CA0=A DA1

13、=70下图所示逻辑图输出为“1”时，输入变量（C ） ABCD取值组合为A0000 B0101C1110 D111171下列各门电路中，( B )的输出端可直接相连，实现线与。A一般TTL与非门 B集电极开路TTL与非门C一般CMOS与非门 D一般TTL或非门72在四变量卡诺图中有( D )个小格是“1”A13 B12C6 D 573 对于钟控RS触发器，若要求其输出“0”状态不变，则输入的RS信号应为( A )ARS=X0 BRS=0X CRS=X1 DRS=1X74 JK触发器在CP脉冲作用下，欲使，则输入信号必定不为（ A ）。A B， C， D，75Moore型时序电路的输出_B_。A

14、与当前输入有关 B 与当前状态有关 C 与当前输入和状态都有关 D 与当前输入和状态都无关76PAL是指_B_。A可编程逻辑阵列 B可编程阵列逻辑 C通用阵列逻辑 D只读存储器77ispLSI器件中,GRP是指_A_。A 全局布线区 B 通用逻辑块C 输出布线区 D 输入输出单元78. GAL是 C 。 A随机读写存储器 B可编程逻辑阵列 C通用阵列逻辑 D现场可编程门阵列79. EPROM的与阵列 A ，或阵列 。 A固定，可编程 B可编程，固定C固定，固定 D可编程，可编程80. 在ispLSI器件中，GRP是指 A 。 A全局布线区 B通用逻辑块C输出布线区 D输入输出单元二、填空题1.

15、 (3AD.08)16=(_941.03125_)10=(_1655.02_)82. CMOS的最基本的逻辑单元是由_PMOS管_和_NMOS管_按照互补对称形式连接起来构成的。3. 二值逻辑中，变量的取值不表示_数量的大小_，而是指两种状态_。4. 描述时序电路的逻辑表达式为_输出方程_、_状态方程_和驱动方程。5. 用组合电路构成多位二进制数加法器有_串行进位加法器_和_超前进位加法器_二种类型。6. 十进制数(119)10转换为八进制数是167 ，二进制数(0011101010110100)2转换成十六进制数是 3AB4 。7. 组合逻辑电路在结构上不存在输出到输入的 反馈 通路，因此输

16、出状态不影响 输入 状态。8. 译码器的逻辑功能是将某一时刻的 多个 输入信号译成唯一的输出信号，因此通常称为 多一 译码器。9. 按照数据写入方式特点的不同，ROM可分为掩膜ROM，_PROM_，_EPROM_。10. 时序逻辑电路的特点是，任意时刻的输出不仅取决于该时刻的输入信号，而且还与电路 状态 有关，因此时序逻辑电路具有 记忆存储 功能。11. 一个ROM的存储矩阵有64行、64列，则存储矩阵的存储容量为 216 个存储 元 。12. 低密度的PLD由输入缓冲器、 与阵列 、 或阵列 、输出缓冲器四部分功能电路组成。13. 十进制数（0.7875）10转换成八进制数是 0.623 ，

17、十六进制数（1C4）16转换成十进制数是 452 。14. 伴随着 PLD 器件出现，逻辑函数的表示方法开始使用 硬件描述语言 法。15. 门电路的输入、输出高电平赋值为 0 ，低电平赋值为 1 ，这种关系是负逻辑关系。16. 组合逻辑电路的输出只与当时的 输入 状态有关，而与电路的 过去输入状态无关。17. 实现译码功能的组合逻辑电路称为 译码器 ，用来完成编码工作的组合逻辑电路称为 编码器 。18. 时序逻辑电路的输出不仅和 当时输入 有关，而且和 输入状态有关。19. PLA是将ROM中的地址译码器改为 乘积项 发生器的一种可编程逻辑器件，其 与或阵列 均可编程。20. 数字ISP逻辑器

18、件有 ispISI 、 ispGDS 、ispGAL三类。21. 十进制数（0.7875）10转换成八进制数是 0.623 ，十六进制数（1C4）16转换成十进制数是 452 。22. Moore和 MEALY 型时序电路的本质区别是 输出与输入是否直接相关 。23. 逻辑门电路的输入端个数称为它的（ 扇入 ）系数，门电路带同类门数量的多少称为它的（ 扇出 ）系数。 24. 组合逻辑电路在任意时刻的( 电路的输出 )取决于（ 当时的输入 ）。 25. 设计多输出组合逻辑电路时，只有充分考虑（ 其余部分输出函数 ），才能使电路达到( 最简 )。 26. Mealy型时序逻辑电路的输出是（ 输入和

19、状态 ）的函数，Moore型时序逻辑电路的输出是（状态 ）的函数。 27. 化简完全确定( 状态图 )引用了状态（等效 ）的概念。 28. 一个Mealy型“0011”序列检测器的最简状态表中包含（ 4 ）个状态，电路中有（ 2 ）个触发器。29. 消除组合逻辑电路中险象的常用方法有增加惯性延时环节、（ 增加冗余项 ）和（ 选通法 ）三种。 30. 时序逻辑电路按其状态改变是否受统一时种信号控制，可将其分为（ 同步时序逻辑电路 ）和（异步时序逻辑电路 ）两种类型。 31（00101001）2 = （ 29 ）16 =（41）10= （ 0100，0001 ）BCD 32锁存器或触发器在电路上具

20、有两个稳定的物理状态，我们把输入信号变化之前的状态称为_现态_，输入信号变化后的状态称为_次态_。33逻辑电路中存在竞争现象。我们通常，把不产生错误输出的竞争称为_非临界竞争_，导致错误输出的竞争称为_ 临界竞争_。34PLD称为_可编程逻辑器件_，它是有与阵列和_或阵列_组成的可编程阵列组成。35. 时序逻辑电路的输出不仅和_输入_有关，而且和状态_有关。36. 时序逻辑电路按照其状态的改变方式不同，分为_同步时序_电路和_异步时序_电路。37. 门电路的输入、输出高电平赋值为_0_，低电平赋值为_1_，这种关系称为负逻辑关系。38. ROM由地址译码器，_存储电路_，_输出电路_三部分功能

21、电路组成。39组合逻辑电路在结构上不存在输出到输入的反馈 通路，因此输出状态不影响 输入 状态。40二值逻辑中，变量的取值不表示_数量大小_，而是指_状态_。41.锁存器或触发器在电路上具有两个稳定的物理状态，我们把输入信号变化之前的状态称为( 现态 )，输入信号变化后的状态称为( 次态 )。 42.数字逻辑电路可分为 ( 组合逻辑电路 ) 和 ( 时序逻辑电路 ) 两大类。 43.时序逻辑电路按其状态改变是否受统一时种信号控制，可将其分为（ 同步时序 ）和（ 异步 时序 ）两种类型。 43 随机读写存储器，根据存储元的存储机理的不同，分为（ SRAM ）和（ DRAM ）两类，它们是易失型存

22、储器。44.门电路的输入、输出高电平赋值为( 0 )，低电平赋值为( 1 )，这种关系称为负逻辑关系。 45.全加器是一种实现两个一位二进制数以及来自低位的进位相加，产生（ 和 ）及（ 进位位 ）功能的逻辑电路。46.实现译码功能的组合逻辑电路称为( 译码器 )，每输入一组不同的代码，只有( 1 )个输出呈现有效状态。47.门电路的输入、输出高电平赋值为( 0 )，低电平赋值为( 1 )，这种关系称为负逻辑关系。 48.在同步时序逻辑电路中，触发器的输出称为（ 状态 ）变量，触发器的输入又称为（激励 ）信号。49.PLD称为可编程逻辑器件，它是有（与 ）阵列和( 或 ) 阵列组成的可编程阵列组

23、成。50.实现译码功能的组合逻辑电路称为( 译码器 )，每输入一组不同的代码，只有( 1 )个输出呈现有效状态。51.ispLSI器件一般包括哪些主要部分？答：该器件由两个巨块、一个全局布线区和一个时钟分配网络构成。 （3分） 主要模块功能:(1)全局布线区GRP; (2)通用逻辑块GLB; (3)输出布线区ORP; 输入输出单元IOC;(5) 巨块的输出使能控制电路 ; (6) 时钟分配网络 （2分） 52.必考题 请说出SRAM和DRAM在本质上的不同。答：DRAM表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻

24、辑“1”，“空”的电容器代表逻辑“0”。数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。DRAM拥有更高的密度，常常用于PC中的主存储器。 SRAM是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM要快。SRAM常常用于高速缓冲存储器，因为它有更高的速率；53.说明FLASH存储器在理论和技术上的创新和特点。答：Flash也是

25、一种非易失性的内存，属于EEPROM的改进产品。FLASH是结合EPROM和EEPROM技术达到的，FLASH使用雪崩热电子注入方式来编程。主要特点是，FLASH对芯片提供大块或整块的擦除，而EEPROM则可以一次只擦除一个字节(Byte)。这就降低了设计的复杂性，它可以不要EEPROM单元里多余的晶体管，所以可以做到高集成度，大容量，另FLASH的浮栅工艺上也不同，写入速度更快。54双稳态触发器的基本特征是什么？答：双稳态触发器具有以下特性：(1)有两个互补的辅出端Q和Q。当Q=1时，Q=0；当Q=0时，Q=1。(2)有两个稳定状态。Q=1，Q=0时称为“1”状态，反之称为“0”状态。(3)

26、在辅入信号的作用下，触发器可以从一个稳定状态转换到另一个稳定状态。三、分析题与应用题1设计一个“1101”序列检测器，其典型输入、输出序列如下：输入x：010*输出z：000000100100要求1）画出Mealy型状态图2）画出Moore型状态图3）请回答构造给定电路各需要几个触发器解答 根据典型输入、输出序列,可作出“0101”序列检测器的Mealy型状态图和Moore型状态图分别如图0所示. Mealy型需要2个触发器，Moore型需要3个触发器。2用3-8译码器和与非门实现全加器的功能答： Si=m(1，2，4，7)= =Ci=m(3，5，6，7)= =令Yi=mi 3已知某同步时序逻

27、辑电路状态转移图如下图所示，要求：1 采用D触发器，列出状态转移真值表。2 X/Z写出激励方程表达式和输出函数表达式。3 01001/0画出逻辑电路图。Q2Q10/0课堂上已讲解过了（省略）1/11/00/10/00/011101/0X Q2 Q1Q2(n+1) Q1(n+1 )Z0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 10 0 01 1 01 0 00 1 01 0 01 1 00 0 1用卡诺图求出Q2(n+1) ，Q1(n+1 )，Z4. 用公式和定理化简Y(A，B，C，D)= 解：5已知逻辑函数 F(A，B，C，D)m(2，3，9，11，12)+d(5，6，7，8， 10，13) （1） 将函数移植到卡诺图上。（