数字逻辑复习试题.docx
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数字逻辑复习试题
数字逻辑复习提要
一、选择题
1.若ABCDEFGH为最小项，则它有逻辑相邻项个数为（A）
A.8B.82C.28D.16
2.如果编码0100表示十进制数4，则此码不可能是（B）
A.8421BCD码B.5211BCD码C.2421BCD码D.余3循环码
3.构成移位寄存器不能采用的触发器为（D）
A.R-S型B.J-K型C.主从型D.同步型
5.以下PLD中，与、或阵列均可编程的是（C）器件。
A.PROMB.PALC.PLAD.GAL
6．函数F（A,B,C,D）=∑m（1,3,4,6,8,10），它的卡诺图如右图所示。
函数的最简与或表达式F=A。
A．
B．
C．
D．
7．组合电路是指B组合而成的电路。
A．触发器B．门电路C．计数器D．寄存器
8．电路如右图所示，经CP脉冲作用后，欲使Qn+1=Q，则A，B输入应为A。
A．A=0，B=0B．A=1，B=1
C．A=0，B=1D．A=1，B=0
9．一位十进制计数器至少需要4个触发器。
A．3B．4C．5D．10
10．n个触发器构成的扭环计数器中，无效状态有D个。
A．nB．2nC．2n-1D．2n-2n
11．GAL器件的与阵列，或阵列D。
A．固定，可编程B．可编程，可编程
C．固定，固定D．可编程，固定
12．下列器件中是C现场片。
A．触发器B．计数器C．EPROMD．加法器
13．IspLSI器件中，缩写字母GLB是指B。
A．全局布线区B．通用逻辑块C．输出布线区D．I/O单元
14．在下列逻辑部件中，不属于组合逻辑部件的是D。
A．译码器B．编码器C．全加器D．寄存器
15．八路数据选择器，其地址输入端（选择控制段）有C个。
A．8B．2C．3D．4
16．为将D触发器转换为T触发器，下图所示电路虚线框内应是。
A．或非门
B．与非门
C．异或门
D．同或门
17．用n个触发器构成计数器，可得到最大计数摸是B。
A．nB．2nC．2nD．2n-1
18．F（A,B,C）=∑m（0,1,2,3,4,5,6），则F=（C）
（A）ABC（B）A+B+C（C）
（D）
19．或非门构成的基本RS触发器，输入端SR的约束条件是（A）
（A）SR=0（B）SR=1（C）
（D）
21．在CP作用下，欲使D触发器具有Qn+1=
的功能，其D端应接（D）
（A）1（B）0（C）
（D）
22．比较两个两位二进制数A=A1A0和B=B1B0，当A>B时输出F=1，则F的表达式是（C）。
（A）
（B）
（C）
（D）
23.下列电路中属于数字电路的是（ D）。
A.差动放大电路 B.集成运放电路
C.RC振荡电路 D.逻辑运算电路
24.表示任意两位十进制数，需要（ B ）位二进制数。
A.6 B.7
C.8 D.9
25.n个变量可以构成（ C）个最大项或最小项。
A.n B.2n
C.2n D.2n-1
26.下列触发器中，没有约束条件的是（ C ）。
A.主从R-S触发器 B.基本R-S触发器
C.主从J-K触发器 D.以上均有约束条件
27.组合逻辑电路中的险象是由于（C）引起的。
A.电路未达到最简 B.电路有多个输出
C.电路中的时延 D.逻辑门类型不同
28.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（ D ）。
A.状态数目更多 B.状态数目更少
C.触发器更多 D.触发器一定更少
29.用0011表示十进制数2，则此码为（D）。
A.余3码 B.5421码
C.余3循环码 D.格雷码
31.函数F（A,B,C,D）=∑m（1,3,4,6,8,10），它的卡诺图如右图所示。
函数的最简与或表达式F=（A）。
A．
B．
C．
D．
32.组合电路是指（B）组合而成的电路。
A．触发器B．门电路
C．计数器D．寄存器
33.八路数据分配器，其地址输入（选择控制）端有（C）个。
A．1B．2
C．3D．8
34.555定时器构成的单稳态触发器输出脉宽tw为。
A.1.3RCB.1.1RC
C.0.7RCD.RC
35.下列触发器中，没有约束条件的是（ C ）。
A.主从R-S触发器 B.基本R-S触发器
C.主从J-K触发器 D.以上均有约束条件
36.实现两个四位二进制数相乘的组合电路，应有（ B）个输出函数。
A.4 B.8
C.10 D.12
37.组合逻辑电路中的险象是由于（ C）引起的。
A.电路未达到最简 B.电路有多个输出
C.电路中的时延 D.逻辑门类型不同
38.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（D）。
A.状态数目更多 B.状态数目更少
C.触发器更多 D.触发器一定更少
39.用0011表示十进制数2，则此码为（ D）。
A.余3码 B.2421码
C.余3循环码 D.格雷码
40.标准与或式是由（B ）构成的逻辑表达式。
A.与项相或 B.最小项相或
C.最大项相与 D.或项相与
41.J-K触发器在CP时钟脉冲作用下，要使得Q（n+1）=Qn，则输入信号必定不会为（A ）。
A.J=K=0 B.J=Q,K=
C.J=0,K=
D.J=Q,K=0
42.A⊕1⊕0⊕1⊕1⊕0⊕1=（ A）。
A.A B.
C.0 D.1
44.表示任意两位无符号十进制数需要（B）二进制数。
A．6B．7C．8D．9
46．补码1.1000的真值是（）。
A．+1.0111B．-1.0111C．-0.1001D．-0.1000
47．标准或-与式是由（C）构成的逻辑表达式。
A．与项相或B．最小项相或C．最大项相与D．或项相与
48．下列四种类型的逻辑门中，可以用（D）实现三种基本运算。
A．与门B．或门
C．非门D．与非门
49．将D触发器改造成T触发器，下图所示电路中的虚线框内应是（）。
A．或非门B．与非门C．异或门D．同或门
50．实现两个四位二进制数相乘的组合电路，应有（A）个输出函数。
A．8B.9C.10D.11
51．要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（D）。
A．JK=00B．JK=01C．JK=10D．JK=11
52．设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（B）个异或门。
A．2B.3C.4D.5
53．一个3：
8线的地址译码器（74LS138），其控制信G1、
、
的组合为__D_时才对输入进行译码。
A.110B.101C.111D.100
54．逻辑函
，当变量的取值为__A___时，将出现竞争冒险现象。
A．B=C=1B．B=C=0C．A=1，C=0D．A=0，B=0
55．下列逻辑函数中，与（A+B）（A+C）等价的是_C__。
A.F=ABB．F=A+BC．A+BCD．F=B+C
56．函数F=
+AB转换成或非－或非式为（B ）
A．
B．
C．
D．
57．图示ROM阵列逻辑图，当地址为A1A0=10时，该字单元的内容为（C）
A．1l10
B．0111
C．1010
D．0100
58．下列时序电路的状态图中，具有自启动功能的是（B）
59．在下列电路中不是组合逻辑电路的是（D）
A、译码器B、编码器C、全加器D、寄存器
60．EPROM的与阵列（A），或阵列（）。
A．固定，可编程B．可编程，固定
C．固定，固定D．可编程，可编程
61．一个十进制计数器至少需要（B）个触发器。
A．3B．4
C．5D．10
62．下列表达式中不存在竞争冒险的有（C）。
A．Y=
+ABB．Y=AB+
C
C．Y=AB
+ABD．Y=（A+
）AB
63．ISP技术的特点是____D____。
A．必须用编程器B．不可反复编程
C．成为产品后不可再改变D．系统在线工作过程中可以编程
64．PROM、PLA、PAL三种可编程器件中，_AB_____是可编程的。
A．PROM的或门阵列B．.PAL的与门阵列
C．PAL的与门阵列或门阵列D．PROM的与门阵列
66．下列四个数中最大的数是（B）
A．（AF）16B．（001010000010）8421BCD
C．（10100000）2D．（198）10
67．将代码（10000011）8421BCD转换成二进制数为（ B ）
A．（01000011）2B．（01010011）2
C．（10000011）2D．（000100110001）2
68．N个变量的逻辑函数应该有最小项（ C ）
A．2n个B．n2个
C．2n个D．（2n-1）个
69．下列关于异或运算的式子中，不正确的是（B）
A．A
A=0B．
=0
C．A
0=AD．A
1=
70．下图所示逻辑图输出为“1”时，输入变量（ C ）
ABCD取值组合为
A．0000
B．0101
C．1110
D．1111
71．下列各门电路中，（B）的输出端可直接相连，实现线与。
A．一般TTL与非门B．集电极开路TTL与非门
C．一般CMOS与非门D．一般TTL或非门
72．
在四变量卡诺图中有（D）个小格是“1”
A．13B．12
C．6D．5
73．对于钟控RS触发器，若要求其输出“0”状态不变，则输入的RS信号应为（A）
A．RS=X0B．RS=0X
C．RS=X1D．RS=1X
74．JK触发器在CP脉冲作用下，欲使
，则输入信号必定不为（A）。
A．
B．
，
C．
，
D．
，
75．Moore型时序电路的输出_B____。
A．与当前输入有关B．与当前状态有关
C．与当前输入和状态都有关D．与当前输入和状态都无关
76．PAL是指___B___。
A．可编程逻辑阵列B．可编程阵列逻辑
C．通用阵列逻辑D．只读存储器
77．ispLSI器件中,GRP是指__A______。
A．全局布线区B．通用逻辑块
C．输出布线区D．输入输出单元
78.GAL是C。
A．随机读写存储器B．可编程逻辑阵列
C．通用阵列逻辑D．现场可编程门阵列
79.EPROM的与阵列A，或阵列。
A．固定，可编程B．可编程，固定
C．固定，固定D．可编程，可编程
80.在ispLSI器件中，GRP是指A。
A．全局布线区B．通用逻辑块
C．输出布线区D．输入输出单元
二、填空题
1.（3AD.08）16=（__941.03125_______）10=（_1655.02____）8
2.CMOS的最基本的逻辑单元是由____PMOS管_____和_NMOS管________按照互补对称形式连接起来构成的。
3.二值逻辑中，变量的取值不表示__数量的大小_，而是指两种状态______。
4.描述时序电路的逻辑表达式为_输出方程________、_状态方程____和驱动方程。
5.用组合电路构成多位二进制数加法器有__串行进位加法器_______和__超前进位加法器___二种类型。
6.十进制数（119）10转换为八进制数是167，二进制数（0011101010110100）2转换成十六进制数是3AB4。
7.组合逻辑电路在结构上不存在输出到输入的反馈通路，因此输出状态不影响输入状态。
8.译码器的逻辑功能是将某一时刻的多个输入信号译成唯一的输出信号，因此通常称为多一译码器。
9.按照数据写入方式特点的不同，ROM可分为掩膜ROM，_PROM________，___EPROM______。
10.时序逻辑电路的特点是，任意时刻的输出不仅取决于该时刻的输入信号，而且还与电路状态有关，因此时序逻辑电路具有记忆存储功能。
11.一个ROM的存储矩阵有64行、64列，则存储矩阵的存储容量为216个存储元。
12.低密度的PLD由输入缓冲器、与阵列、或阵列、输出缓冲器四部分功能电路组成。
13.十进制数（0.7875）10转换成八进制数是0.623，十六进制数（1C4）16转换成十进制数是452。
14.伴随着PLD器件出现，逻辑函数的表示方法开始使用硬件描述语言法。
15.门电路的输入、输出高电平赋值为0，低电平赋值为1，这种关系是负逻辑关系。
16.组合逻辑电路的输出只与当时的输入状态有关，而与电路的过去输入状态无关。
17.实现译码功能的组合逻辑电路称为译码器，用来完成编码工作的组合逻辑电路称为编码器。
18.时序逻辑电路的输出不仅和当时输入有关，而且和输入状态有关。
19.PLA是将ROM中的地址译码器改为乘积项发生器的一种可编程逻辑器件，其与或阵列均可编程。
20.数字ISP逻辑器件有ispISI、ispGDS、ispGAL三类。
21.十进制数（0.7875）10转换成八进制数是0.623，十六进制数（1C4）16转换成十进制数是452。
22.Moore和MEALY型时序电路的本质区别是输出与输入是否直接相关。
23.逻辑门电路的输入端个数称为它的（ 扇入 ）系数，门电路带同类门数量的多少称为它的（ 扇出 ）系数。
24.组合逻辑电路在任意时刻的（电路的输出）取决于（ 当时的输入 ）。
25.设计多输出组合逻辑电路时，只有充分考虑（ 其余部分输出函数 ），才能使电路达到（最简）。
26.Mealy型时序逻辑电路的输出是（ 输入和状态 ）的函数，Moore型时序逻辑电路的输出是（ 状态 ）的函数。
27.化简完全确定（状态图）引用了状态（ 等效 ）的概念。
28.一个Mealy型“0011”序列检测器的最简状态表中包含（4）个状态，电路中有
（2）个触发器。
29.消除组合逻辑电路中险象的常用方法有增加惯性延时环节、（ 增加冗余项 ）和（ 选通法 ）三种。
30.时序逻辑电路按其状态改变是否受统一时种信号控制，可将其分为（ 同步时序逻辑电路 ）和（ 异步时序逻辑电路）两种类型。
31．（00101001）2=（29）16=（41）10=（0100，0001）BCD
32．锁存器或触发器在电路上具有两个稳定的物理状态，我们把输入信号变化之前的状态称为_现态_______，输入信号变化后的状态称为__次态______。
33．逻辑电路中存在竞争现象。
我们通常，把不产生错误输出的竞争称为__非临界竞争_____，导致错误输出的竞争称为__临界竞争_______。
34．PLD称为_可编程逻辑器件_______，它是有与阵列和_或阵列__组成的可编程阵列组成。
35.时序逻辑电路的输出不仅和_输入__有关，而且和状态_有关。
36.时序逻辑电路按照其状态的改变方式不同，分为__同步时序__电路和_异步时序___电路。
37.门电路的输入、输出高电平赋值为_0_，低电平赋值为__1__，这种关系称为负逻辑关系。
38.ROM由地址译码器，_存储电路___，__输出电路__三部分功能电路组成。
39．组合逻辑电路在结构上不存在输出到输入的反馈通路，因此输出状态不影响输入状态。
40．二值逻辑中，变量的取值不表示_数量大小___，而是指__状态_____。
41.锁存器或触发器在电路上具有两个稳定的物理状态，我们把输入信号变化之前的状态称为（现态），输入信号变化后的状态称为（次态）。
42.数字逻辑电路可分为（组合逻辑电路）和（时序逻辑电路）两大类。
43.时序逻辑电路按其状态改变是否受统一时种信号控制，可将其分为（ 同步时序 ）和（ 异步时序）两种类型。
43随机读写存储器，根据存储元的存储机理的不同，分为（ SRAM ）和（ DRAM）两类，它们是易失型存储器。
44.门电路的输入、输出高电平赋值为（0），低电平赋值为
（1），这种关系称为负逻辑关系。
45.全加器是一种实现两个一位二进制数以及来自低位的进位相加，产生（和）及（进位位）功能的逻辑电路。
46.实现译码功能的组合逻辑电路称为（译码器），每输入一组不同的代码，只有
（1）个输出呈现有效状态。
47.门电路的输入、输出高电平赋值为（0），低电平赋值为
（1），这种关系称为负逻辑关系。
48.在同步时序逻辑电路中，触发器的输出称为（ 状态）变量，触发器的输入又称为（ 激励）信号。
49.PLD称为可编程逻辑器件，它是有（ 与）阵列和（或）阵列组成的可编程阵列组成。
50.实现译码功能的组合逻辑电路称为（译码器），每输入一组不同的代码，只有
（1）个输出呈现有效状态。
51.ispLSI器件一般包括哪些主要部分？
答：
该器件由两个巨块、一个全局布线区和一个时钟分配网络构成。
（3分）
主要模块功能:
（1）全局布线区GRP;
（2）通用逻辑块GLB;（3）输出布线区ORP;输入输出单元IOC;（5）巨块的输出使能控制电路;（6）时钟分配网络（2分）
52.必考题请说出SRAM和DRAM在本质上的不同。
答：
DRAM表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。
数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。
电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。
DRAM拥有更高的密度，常常用于PC中的主存储器。
SRAM是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM比DRAM要快。
SRAM常常用于高速缓冲存储器，因为它有更高的速率；
53.说明FLASH存储器在理论和技术上的创新和特点。
答：
Flash也是一种非易失性的内存，属于EEPROM的改进产品。
FLASH是结合EPROM和EEPROM技术达到的，FLASH使用雪崩热电子注入方式来编程。
主要特点是，FLASH对芯片提供大块或整块的擦除，而EEPROM则可以一次只擦除一个字节（Byte）。
这就降低了设计的复杂性，它可以不要EEPROM单元里多余的晶体管，所以可以做到高集成度，大容量，另FLASH的浮栅工艺上也不同，写入速度更快。
54．双稳态触发器的基本特征是什么？
答：
双稳态触发器具有以下特性：
（1）有两个互补的辅出端Q和Q。
当Q=1时，Q=0；当Q=0时，Q=1。
（2）有两个稳定状态。
Q=1，Q=0时称为“1”状态，反之称为“0”状态。
（3）在辅入信号的作用下，触发器可以从一个稳定状态转换到另一个稳定状态。
三、分析题与应用题
1．设计一个“1101”序列检测器，其典型输入、输出序列如下：
输入x：
010*********
输出z：
000000100100
要求1）画出Mealy型状态图
2）画出Moore型状态图
3）请回答构造给定电路各需要几个触发器
解答
根据典型输入、输出序列,可作出“0101”序列检测器的Mealy型状态图和Moore型状态图分别如图0所示.
Mealy型需要2个触发器，Moore型需要3个触发器。
2．用3-8译码器和与非门实现全加器的功能
答：
Si=∑m（1，2，4，7）=
=
Ci=∑m（3，5，6，7）=
=
令Yi=mi
3．已知某同步时序逻辑电路状态转移图如下图所示，要求：
1．采用D触发器，列出状态转移真值表。
2．
X/Z
写出激励方程表达式和输出函数表达式。
3．
01
00
1/0
画出逻辑电路图。
Q2Q1
0/0
课堂上已讲解过了（省略）
1/1
1/0
0/1
0/0
0/0
11
10
1/0
XQ2Q1
Q2（n+1）Q1（n+1）Z
000
001
010
011
100
101
110
111
111
000
110
100
010
100
110
001
用卡诺图求出Q2（n+1），Q1（n+1），Z
4.用公式和定理化简
Y（A，B，C，D）=
解：
5．已知逻辑函数
F（A，B，C，D）＝∑m（2，3，9，11，12）+∑d（5，6，7，8，10，13）
（1）将函数移植到卡诺图上。
（
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