VHDL实验指导书.docx

1、VHDL实验指导书实验一QuartusII软件应用一、实验目的1、熟悉EDA开发平台的基本操作。2、掌握EDA开发工具的图形设计方法。3、掌握图形设计的编译与验证方法。二、实验仪器PC机一台QuartusII软件三、实验内容1、实验原理图：建立一个4-bit 计数器图形设计文件（如图1.1示）；图 1.1 图形设计例图对上述计数器进行功能和时间仿真，验证其功能并测试其最高工作频率。利用向导创建一个新器件（6位全加器：使能、流水线等参数自行设定）。2、实验步骤：新建一个文件夹，一般在F盘里。打开QuartusII软件，选择File/New,在弹出的窗口中选Device Design Files选

2、项卡，再选择Block Diagram/Schematic 选项，单击OK后打开图形编辑窗口。选择File/Save As命令，保存文件在已经创建的文件夹里。当出现询问是否创建工程的窗口，应当单击是进入创建工程流程，否则要重新创建工程把文件添加进去。打开工程中的原理图文件，在原理图编辑窗口的任何一个位置右击，将出现快捷菜单，选择Insert /Symbol命令，出现元件输入对话框，选择相应的器件，并连接好电路，然后分别在input和output 的PIN NAME上双击使其变黑色，再分别输入引脚名。选择Processing/Start Compilation命令，进行全程编译。打开波形编辑器，

3、选择File/New，在New中选择Other Files中的 Vector Waveform File 选项，单击OK，出现空白的波形编译窗口选择File/Save As命令，存盘。文件名一定要与原理图文件名一致。然后添加相应的端口信号节点到波形编辑器中，设置合理的输入信号。选择Processing/Start Simulation，进行波形仿真。选择Processing/Classic Timing Analyzer Tool测试最高工作频率。选择Tools/MegaWizard Plug-In Manager,根据向导提示创建一个位全加器。、实验结果记录：打印出实验原理图与仿真波形图，写

4、出最高工作频率，打印出利用向导创建的新器件的图形，完成实验报告四、实验研究与思考1、延迟时间分析、最高工作频率分析等时间分析有何重要性？ 2、流水线的作用是什么？对那些性能有影响？2、功能仿真、验证起到什么作用？实验二 VHDL软件设计一、实验目的1、熟悉EDA开发平台的基本操作。2、掌握EDA开发工具的VHDL设计方法。3、掌握硬件描述语言设计的编译与验证方法。二、实验仪器PC机一台QuartusII软件三、实验内容1、24进制加法计数器的程序：LIBRARY Ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;E

5、NTITY count24 ISPORT(en,clk: IN STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); -个位数计数 qb: out STD_LOGIC_VECTOR(1 DOWNTO 0); -十位数计数END count24;ARCHITECTURE a1 OF count24 ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(1 DOWNTO 0);begin if clkevent and cl

6、k=1 then if en=1 then if tma=1001 then tma:=0000;tmb:=tmb+1; Elsif tmb=10 and tma=0011 then tma:=0000; tmb:=00; else tma:=tma+1; end if; end if; end if; qa=tma; qb BT = 00000001 ; A BT = 00000010 ; A BT = 00000100 ; A BT = 00001000 ; A BT = 00010000 ; A BT = 00100000 ; A BT = 01000000 ; A BT = 10000

7、000 ; A NULL ; END CASE ; END PROCESS P1;P2：PROCESS(CLK) -计数器 BEGIN IF CLKEVENT AND CLK = 1 THEN CNT8 SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG NULL ; END CASE ; END PROCESS P3; END;例6.1是扫描显示的示例程序，其中clk是扫描时钟；SG为7段控制信号，由高位至低位分别接g、f、e、d、c、b、a 7个段；BT是位选控制信号，接图5-20中的8个选通信号：k1、k2、k8 。程序中CNT8是一个3位计数

8、器，作扫描计数信号，由进程P2生成；进程P3是7段译码查表输出程序，与例5-18相同；进程P1是对8个数码管选通的扫描程序，例如当CNT8等于001 时，K2对应的数码管被选通，同时，A被赋值3，再由进程P3译码输出1001111，显示在数码管上即为“3”；当CNT8扫变时，将能在8个数码管上显示数据：13579BDF 。四、实验研究与思考1、字形编码的种类，即一个8段数码管可产生多少种字符，产生所有字符需多少根译码信号线？2、字符显示亮度和扫描频率的关系，且让人感觉不出光烁现象的最低扫描频率是多少？3、扫描显示和静态显示有什么差别？使用扫描显示有什么好处？ 实验七 VHDL硬件设计-计数器及

9、时序电路描述一、实验目的1、了解时序电路的经典设计方法（JK触发器和一般逻辑门组成的时序逻辑电路）。 2、了解同步计数器，异步计数器的使用方法。 3、了解同步计数器通过清零阻塞法和预显数法得到循环任意进制计数器的方法。 4、理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。 5、了解同步设计和异步设计的区别。二、实验仪器PC机一台QuartusII软件 EDA实验箱三、实验内容实验内容中的六个实验均要通过实验十的“扫描显示电路”进行显示，具体连线根据每个实验内容完成时的管脚分配来定义，同相应的输入输出接口功能模块相连，扫描模块的设计参考实验十。1、用JK触发器设计异步四位二进制加法

10、计数器。8位LED数码管16进制显示扫描显示驱动电路设计，实验参考原理图如图7.1所示。其中，计数时钟频率CLK40Hz；四位JK触发器接成异步计数器；SEL0SEL2为扫描地址（控制八位数码管的扫描顺序和速度）；AG为显示译码输出，代表数码管的八个段位（a,b,c,d,e,f,g）；八位数码管同时顺序显示0F。图7.1 计数器设计参考原理图3.绘制原理图后进行仿真验证，最后下载到实验箱。4、自行设计纪录方式，完成实验报告四、实验研究与思考1、说明在FPGA设计中，同步设计和异步设计的不同之处。2、图形设计和VHDL语言设计编程各有什么优点，混合编程时应注意些什么问题？3、应用状态机设计时序电

11、路需要注意哪些问题？实验八 模拟信号检测一、实验目的1、掌握状态机设计方法。2、了解ADC0809的工作原理和采样控制时序。3、设计A/D转换器ADC0809的采样控制电路。4、掌握VHDL语言的仿真验证方法。二、实验仪器计算机、QuartusII软件、EDA试验箱、示波器。三、实验内容1、原理：ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。转换时间约100s，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。主要控制信号如图81所示：START是转换启动信号，高电平有效；ALE是3位通道选择地址(ADDC、ADDB、ADD

12、A)信号的锁存信号。当模拟量送至某一输入端(如IN1或IN2等)，由3位地址信号选择，而地址信号由ALE锁存；EOC是转换情况状态信号，当启动转换约100s 后，EOC产生一个负脉冲，以示转换结束；在EOC的上升沿后，若使输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线，至此ADC0809的一次转换结束。：图81 ADC0809工作时序2、实验示例程序如81。【例81】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0

13、); -来自0809转换好的8位数据CLK : IN STD_LOGIC; -状态机工作时钟EOC : IN STD_LOGIC; -转换状态指示，低电平表示正在转换ALE : OUT STD_LOGIC; -8个模拟信号通道地址锁存信号START : OUT STD_LOGIC; -转换开始信号OE : OUT STD_LOGIC; -数据输出3态控制信号ADDA : OUT STD_LOGIC; -信号通道最低位控制信号LOCK0 : OUT STD_LOGIC; -观察数据锁存时钟Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8位数据输出END ADCIN

14、T;ARCHITECTURE behav OF ADCINT ISTYPE states IS (st0, st1, st2, st3,st4) ; -定义各状态子类型 SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; - 转换后数据输出锁存时钟信号 BEGINADDA = 1; -当ADDA=0，模拟信号进入通道IN0；当ADDA=1，则进入通道IN1Q = REGL; LOCK0 ALE=0;START=0;LOCK=0;OE=0; next_state ALE=1;START=1;LOCK=0;OE=0; next_state ALE=0;START=0;LOCK=0;OE=0; IF (EOC=1) THEN next_state = st3; -EOC=1表明转换结束 ELSE next_state ALE=0;START=0;LOCK=0;OE=1; next_state ALE=0;START=0;LOCK=1;OE=1; next_state next_state = st0; END CASE ; END PROCE