Successive approximation ADC.docx

1、Successive approximation ADCSuccessive approximation ADC的基本架構如圖1.1所示，通常包含一個取樣保持（S/H）電路、一個N-bit的數位類比轉換器（DAC）、一個電壓比較器電路（Comparator）和一個Successive Approximation Register（SAR） controller。一個N-bit的Successive approximation ADC，其轉換一個類比電壓值為數位訊號需要N個週期。圖1.1Successive approximation ADC之方塊圖一個-bit的Successive appro

2、ximation ADC運作原理如下：類比輸入電壓（Vin）經由取樣保持（S/H）電路提供一個穩定電壓給比較器（Comparator），並且與N-bit的數位類比轉換器（DAC）的輸出電壓做比較，SARcontroller使用二元搜尋（binary search）演算法控制DAC的輸出。以3-bit為例，首先預設controller輸出為100（binary），也就是設定DAC的輸出電壓（VDAC）為（Vref為數位類比轉換器的輸出電壓範圍值），並且與輸入電壓（Vin）比大小，若比較結果為VinVDAC，則最高位元（MSB）決定為1，並且設定下一週期VDAC為原VDAC，controller的

3、輸出為110；反之，最高位元決定為0，並且設定下一週期VDAC為原VDAC，controller的輸出為010。然後再與輸入電壓（Vin）比大小，若比較結果為VinVDAC，則次位元決定為1，並且設定下一週期VDAC為原VDAC，controller的輸出為X11；反之，次位元決定為0，並且設定下一週期VDAC為原VDAC，controller的輸出為X01。最後再一次與輸入電壓（Vin）比大小，若比較結果為VinVDAC，則最低位元（LSB）決定為1，並且 controller的輸出為XX1；反之，最低位元決定為0， controller的輸出為XX0。由此可以得到successive ap

4、proximation ADC的最後結果，DAC的輸出電壓會逼近於輸入電壓，並且N個位元就須執行個週期（N cycles）。圖1.2為SAR ADC以3-bit為例實踐二元搜尋演算法的流程圖，圖1.3為3-bit SAR ADC之轉換過程。在clock1的時候，Vin與比大小，並產生MSB1；clock2時，Vin與比大小，並產生次位元為0；clock3時，Vin與比大小，並產生LSB1，則此ADC之輸出為101（binary），並且歷時3個週期。圖1.2二元搜尋演算法之流程圖圖1.33-bit SAR ADC之轉換過程接下來為Jan Craninckx所提出之電路的想法，由前述電路，可知SA

5、R ADC是藉由輸入電壓（Vin）與輸出電壓（VDAC）比較所得的結果，來決定controller的運作方式，進而去改變VDAC的值，這裡我們表示成Vin VDAC，則上式可改成Vin VDAC Vin （假設輸入為最大值）Vin Vin VQP VQN則此電路藉由同時改變VQP與VQN的值，並且比較兩者之大小，來決定controller的運作方式，而VQP與VQN的差值會趨近於零，同樣的，N個位元就須執行個週期（N cycles）。圖.4為此電路的二元搜尋演算法之流程圖，圖1.5為其轉換圖，在clock1時，VQP與VQN比圖1.4 charge-sharing SAR ADC運作流程圖圖1

6、.5 charge-sharing SAR ADC之轉換過程大小，也就是Vin與比大小，並產生MSB1；clock2時，Vin與比大小，並產生次位元為0；clock3時，Vin與比大小，並產生LSB1，則此ADC之輸出為101（binary），並且歷時3個週期。 完整電路實現如圖1.6所示，包含一個取樣保持（S/H）電路、一個N-bit的數位類比轉換器（DAC）、一個電壓比較器電路（Comparator）和一個Successive Approximation Register（SAR） control block。此電路使用被動式電荷分享（passive charge-sharing）取代傳統

7、的主動式電荷重佈（active charge redistribution），來取樣輸入訊號以及實現二元搜尋（binary search）演算法。在ADC開始運作之前，reset訊號先行灌入，使得取樣電容CSP與CSN的值預先清除為零，並且ST導通，SS斷開，則CTP與CTN上儲存了輸入訊號INP與INN的值。當轉換動作開始之後，ST斷開，SS導通，因為CSP、CSN、CTP與CTN的電容值相同，則儲存在CTP與CTN上的電荷會平均分布到CSP與CSN上，換言之，此時儲存在CSP與CSN上的電壓值為輸入電壓的一半。而此兩者電壓值在第一個轉換週期時，會先進入比較器比大小，所得之結果將控制cont

8、rol block的運作，來決定cp0N-2與cn0N-2是否導通，並產生數位輸出B0N-1。CU為capacitor array的單元電容（unit capacitor），其capacitor array電路如圖1.7所示，在SAR ADC中其功能用做DAC，所有電容在ADC轉換之前被預先充電（pre-charge）至供應電壓（Vdd），而後三個電容使用電荷分享（charge sharing）的方法將電荷依序分配給這三個電容，使其分別儲存C、C與C的電荷量，並且在ADC轉換圖1.6 基本charge-sharing SAR ADC 架構圖1.7 Capacitor array電路期間，根據c

9、ontrol block的輸出訊號cp0N-2與cn0N-2來決定capacitor array的電荷與輸入取樣電荷相加或相減，則在VQP和VQN上的總電荷可表示成CSVIN/2 CUVDD。當clock1時，VQP與VQN比大小，若比較結果為VQPVQN，則cp00，cn01，相當於CU與S/H電路反接，VQP上的總電荷變為CSVINp/216CVDD，VQN上的總電荷變為CSVINn/216CVDD，ADC的輸出B01；反之，cp01，cn00，VQP上的總電荷變為CSVINp/216CVDD，VQN上的總電荷變為CSVINn/216CVDD，ADC的輸出B00。當clock2時，改變之後的VQP與VQN比大小，若比較結果為，則cp10，cn11，VQP上的總電荷變為CS8CVDD，VQN上的總電荷變為CS8CVDD，ADC的輸出B11；反之，cp11，cn10，VQP上的總電荷變為CS8CVDD，VQN上的總電荷變為CS8CVDD，ADC的輸出B10。依此類推，可依序求出ADC每一個位元的輸出。