基于verilog的数字秒表的设计实现.docx

1、基于verilog的数字秒表的设计实现基于verilog的数字秒表的设计实现 作者： 日期:DL语言应用与设计实验报告基于Vrlog HD数字秒表的设计 班级:信科13-0班 姓名： 张谊坤 学号： 教师: 王冠军 基于erl DL数字秒表的设计一、 秒表功能 1.计时范围：0:00:59:59:99 2. 显示工作方式：八位数码管显示3具有暂停和清零的功能 二、实验原理 实验设计原理 （1)秒表的逻辑结构较简单,它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100H计时脉冲,除此之外，整个秒表还需有一个启动信号和一个清零信

2、号，以便秒表能随意停止、启动以及清零复位。 (2）秒表有共有个输出显示,其中6个显示输出数据,分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有个计数器与之相对应;另外两个为间隔符,显示-。个计数器的输出全都为CD码输出,这样便与同显示译码器连接。 (3)可定义一个24位二进制的寄存器hour用于存放个计数器的输出，寄存器从高位到低位每连续4位为一组,分别存放百分之一秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。由频率信号输出端输出频率为0H的时钟信号,输入到百分之一秒模块的时钟端lk，百分之一秒模块为10进制的计数器，当计数到“1001”时,百分之一秒模块清零,同时十分之一秒模

3、块加1;十分之一秒模块也为00进制的计数器,当计数到“001”时，十分之一秒模块清零,同时秒模块加1；以此类推。直到分模块计数到5进。秒表计数单位与对应输出信号hou3:0百分之一秒hou7:4十分之一秒hur11:8秒Hur15:12十秒Hour19：1分hour23:十分（4)为了消除按键消抖问题,定义寄存器keyinner来存储按键ky的输入信号，yflag作为启动暂停的转换标志，yier出现一个下降沿时,ey-fg取反一次，当eyfag为0时计数器启动，时计数器暂停,当-fa为1同时key-ine1为9时,计数器清零。（5)定义1位寄存器ont用于存放分频和扫描用的计数值。50H的时钟

4、信号50000分频,得到10HZ的时钟信号，而计数器以0MHZ的时钟信号21分频扫描个七段译码器。 实验原理框图秒表设计原理框图三、实验过程、秒表总程序:modu deng(cl_50M,dig,se，a，e);inut:0key;inpu c_50M;/输入频率为MZ的时钟utu:0ig; /数码管位选otput:0seg;/数码管段选tpt ena;/3-8译码器使能reg2:ig，count3b;rg：0sg;reg3：0dispdat; /定义显示数据寄存器rg18：0con; /定义计数寄存器reg23:hu; /定义现在时刻寄存器re lk100；/50MH的时钟信号5000分频，

5、得到10HZ的时钟信号reg keylag；/启动/暂停的切换标志re1:0key_inne;asign na=;/按键输入缓存alwy(posedgecount16)begnkey_inr=ky； dalwas(egde y_ne0)begi key_flag=key_flag；end/0.0秒信号产生部分,产生100HZ的时钟信号alwas(odge ck_50M）bginf(unt=299) bein cl10=clk00; coun=0; endels o=cun+1b1;en/数码管动态扫描显示部分lways(pseecount1) ein cut3b=cnt3b+1; cae（ou

6、nt3b) 37:isp_atour:； 3d6:disp_athu7:4; 3:ispdat4ha; 34:dit=our1:8; d:dispdat=hour15:12； d2:isp_dat=4h; 3d:ip_dat=hour19:6; 3:disp_dathour23:2; dfalt:dat4bxxx;ndcedig=cont3;ndalays(spa)egi cas(dip_at) h:seg=8h3f; 4h:se=8h0; 4h2:eg=8h5b; 4h:eg=8h4； 4h:seg8h66; 45：seg8hd; 4h:s=h; 4h7:sg=8h7; 8:eg=h7f;

7、4h:eg=8hf; 4ha:sg=40; defaut:egxxxxxx;endcseed/计时处理部分aay(posd k10)/计时处理beinif(!key_inne1&ke_lag=1) /判断是否复位键 egi our40; edlse if(!ey_flag） beinhour:0hour3:01； f(hour3:0=4ha)beg hur3：0=4h0; hour7:4=hur7:+1； (hour7:4=4ha) begin hur7:4=4h0; hor11:8=our11：+1; i（hour11:8=4ha） ein hour1:=h0; hour15：12=our5

8、:2+1; if（h15:1=4h6) bein hor15:12=4h0； our9:6=hur1：1+1; if(hour1:6=4h) begn hour19:1=h; hour:0=hor2:20+1; ed if(hour:=h) or23：2040; nd end end endnddmdue2.编译调试编译后结果如下: 编译正确，接下来进行硬件测试。3.硬件实现根据如下各表绑定硬件引脚：50HZ晶振与FGA管脚配置表信号名称对应PG管脚名称功能说明0Pin150MH Coinput八位七段数码管接口与FPGA管脚配置表信号名称FGA I/O名称核心板接口管脚号功能说明SegPn_

9、M6JP1_2-Seg disply “a”Seg1in_M5J127Seg displa “”Se2Pin_LJ27-Se diply “c”Seg3PinJP_7-Se splay “”g46JP1_7Seg dsly “e”SegP_JP_237-eg dislay“f”Se6PinJP1_2-Se dilay “g”Seg7Pi_3JP1_207Sg dspa “dp”Si_N6P117Seg COM t stcleSE1Pin_N4P1_30SEL2PinN3JP1_29按键开关模块接口与FPGA管脚配置表信号名称FPGA I/O名称核心板接口管脚号功能说明0Pin_Y18JP2_4

10、9S wichS1PinY9J_47S2SwithPinY2JP_3Sich3Pin_2JP2_S4 Switch4Pin_Y1JP2_5 SwitcS5PinV5JP2_48S6SwitchSPn_V14JP2_46S SwicS7inU15JP2S8Sitc引脚绑定后如下如图所示:绑定完成后编译,无错误后下载测试:硬件测试结果: 数码管显示格式为：0000，计时进行, Run/sp和Reset功能键由FA板子上的开关栏的ey0和ky1代替,按一下ky键，数码管上的时间停止计时,然后按下ke1键，数码管上时间清零复位为00-000;接着再按一下ky0键，数码管重新开始计时。四、实验感悟 经过

11、这次的实验，让我们对Vrilg H语言掌握程度加深了，对QarusII这个软件的使用也相对开始来说更加熟悉,经过实验，对课上的知识有了进一步的熟悉。当然,试验期间也存在许多问题,刚开始写程序时常因Verilo HDL语言的不熟悉,常出现综合错误的问题,有时程序虽然编译没有错误,但下到板子上时，却显示有误,还需要经过多次的调试。总的来说,只要仔细检查、并经常使用该语言后,就会在很大程度上避免诸如语法错误等非逻辑问题。在定义寄存器用于计数功能时，最好先赋初值。对于复杂的逻辑功能的电路实现,可以采用分模块的方法，以便检查程序的正误,而对于功能较简单的电路设计,只需要一个模块，从而避免在模块间连接时出现错误。对于需要存放的比较大数据,最好直接采用整型,而不用定义寄存器,从而避免数据溢出。通过此次的实验，我们还认识到:写程序时应该养成良好的书写习惯,如在关键处加备注;定义变量、工程名、文件名时应用能“望词生义”的效果；嵌套程序应对齐书写等。