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1、NANDFlash调研NAND Flash调研一、NAND Flash1.1 2D NAND FlashNAND闪存的基本存储单元以8位或者16位为单位，连成位线，形成所谓的字节(Byte)或字(Word)，这就是NAND闪存的位宽，不同位线的上的基本存储单元会连成字线，如图1.1-1和1.1-2所示。这些线会再组成页，页分为有效容量区（Data Area）和冗余区（Spare Area），有效容量区存储待存储的数据，冗余区存储与该页有效数据相关的额外信息，多个页组成块，再由块组成整个NAND闪存器件。图1.1-1 NAND 闪存的字线与位线图1.1-2 K9F1208U0M 闪存的整体结构组

2、成在架构上，闪存设备还需要数据传输总线、地址传输总线、命令传输总线、输入输出控制、控制逻辑单元和各类寄存器。总线是闪存在各个寄存器、设备存储结构和输入输出端之间传送数据、地址或命令的传输线束。其中，地址传输总线又分为行地址总线和列地址总线两种。行地址包含了逻辑单元号、块号和页号；列地址指向要获取或更改的数据的起始点所对应的页偏移。输入输出控制是闪存对外交流数据命令等信息的控制部件。控制逻辑单元负责根据输入命令和状态寄存器进行对应的操作，如数据传输和设备擦写等。在设备工作中，为了暂时存储数据、地址和命令，闪存提供了多种寄存器。每个逻辑单元有一个命令寄存器(Command Register)和一个

3、地址寄存器(Page Register)。命令寄存器和地址寄存器分别用来暂时存储最后得到的命令和地址。此外，每个逻辑单元会有一个状态寄存器(Status Rgister)来储存一些必要的状态值。从工作流程上来看NAND闪存结构如图1.1-3所示：图1.1-3 NAND 闪存设备工作结构示意图1.2 3D NAND Flash图1.2-1 2D NAND Flah架构图2D NAND Flash已经是一种较为成熟的高密度存储器技术，图1.2-1为其架构图。它的基本结构是图中的NAND String。每根NAND String上串联了若干浮栅晶体管，每个浮栅晶体管的浮栅是否存有电子分别表示”0”和

4、”1”的状态。在读操作过程中，一条NAND String中未选中字线(ML)加高电压保证相应浮栅晶体管一定导通，选中字线施加话当电平，存“1”浮栅晶体管可导通，存“0”浮栅晶体管不导通，然后选中位线(BL)施加一个读电压，未选中位线施加0V电压。这样，选中的浮栅管若存储数据是“1”，则选中位线到地有一条放电通路，位线电压放电到一个低电平；若浮栅晶体管存储数据是“0”，则选中位线没有放电通路，保持在之前的预充电高电平。选中位线上最终读出电压的不同即可用来区分“1”和“0”的状态。图1.2-2为Samsung提出的3D Horizontal NAND Flash三维结构，图中红色竖直线为局部字线，

5、蓝色竖直线为局部位线，灰色水平线为浮栅品体管共用的导通沟道。图1.2-2 （a）3D Horizontal NAND Flash三维结构图（b）浮栅晶体管顶视图3D Horizontal NAND Flash比2D NAND Flash堆叠了更多层，每次操作时需要额外的层选信号SSL控制。图1.2-3中展示了SSL的控制方式，图中处阴影中的浮栅晶体管（“off”管）始终处于导通状态，而阴影外的浮栅晶体管（“on”管）只有在施加高电的时候才导通。这样，要选择某一层，只有在扣应状态为“on”的浮栅晶体管的控制栅上都施加高电平后，这一层才能被选通。图1.2-3(a)SSL层选选通管电路图 (b)SS

6、L操作表为了克服3D Horizontal NAND Flash利浮栅晶体管去完成层选的这一大弊病，Toshiba提出了3D Vertical NAND Flash的架构。图1.2-4、1.2-5为该三维结构示意图，它由三个选通信号共同完成浮栅晶体管的选择过程：BL(Bit Line)，Upper SG，Control Gate。其中，BL与传统2D NAND Flash中位线功能相近，Control Gate负责同时选通多层NAND Flash中的控制栅，而Upper SG负责具体选择工作的层，是层选信号。相对3D Horizontal NAND Flash，3D Vertical NAND

7、 Flash已将一条 NAND String中用于选层的浮栅晶体管数量减小到了一个，大大提升了存储效率。图1.2-4 (a)3D Vertical NAND Flash结构图 (b)浮栅晶体管顶视图图1.2-5 3D Vertical NAND Flash电路图图1.2-6 Vertical Gate NAND Flash的布局图1.2-6展示了Vertical Gate NAND Flash的布局,图1.2-7 3D NAND Flash X截面8层3D NAND Flash X截面如图1.2-7所示图1.2-8 3D NAND Flash Y截面8层3D NAND Flash Y截面如图1

8、.2-8所示二、接口标准目前市场上的NAND闪存的三种不同接口标准：普通接口、ONFI（Open Nand Flash Interface）标准和Toggle DDR标准。2.1普通接口普通接口是最早的NAND闪存数据通信接口，异步模式，数据传输速度为40MB/s，部不带有ECC(Error Correcting Codes)模块。2.2 ONFI接口标准2.2.1 概述ONFI（Open NAND Flash Interface）标准是由英特尔，镁光，海力士，群联电子，SanDisk， 索尼，飞索半导体为首宣布统一制定的连接NAND闪存和控制芯片的接口标准，当初制定ONFI标准的主要目的是统

9、一当时混乱的闪存标准。ONFI 1.0制定于2006年12月，容主要是制定闪存的物理接口、封装、工作机制、控制指令、寄存器等规，增加对ECC的支持，传输带宽从传统的Legacy接口的40MB/s提升到50MB/s，性能提升幅度不大，不过其主要目的还是统一闪存接口规，减轻产品厂商的开发压力。ONFI 2.0标准诞生于2008年2月，2.0标准将带宽速度提高到133MB/s以满足高速设备对闪存性能的需求，在该版本中，主要是通过两项技术来提高传输速度。第一项就是在DRAM领域里常用的DDR(Double Data Rate，双倍数据率)信号技术。第二项是使用源同步时钟来精确控制锁存信号，使其能够达到

10、更高的工作频率。ONFI 2.1标准于2009年1月发布，带宽提升到166MB/s和200MB/s（工作模式不同速度不同），8KB page数据传输延时降低，改良电源管理降低写入操作能耗，加强ECC纠错能力，新增“Small Data Move”与“Change Row Address”指令。ONFI 2.2发表于2009年10月，增加了LUN（逻辑单元号）重置、增强页编程寄存器的清除和新的ICC测量和规。LUN重置和页编程寄存器清除提升了拥有多个NAND闪存芯片设备的处理效率，ICC规则简化了下游厂家的测试程序。ONFI 2.3在2010年8月的闪存峰会上发布，在2.2标准的基础上加入了EZ

11、-NAND协议。EZ-NAND是Error Zero NAND的简写，这一协议将NAND闪存的纠错码管理由主控芯片中转移到闪存自身，以减轻主控芯片负担。ONFI 3.0在2011年3月发布，接口带宽提升到400MB/s，需求的针脚数更少让PCB走线更加方便，从目前披露的资料来看，ONFI 3.0采用更短的信道、更宽的信号间距，并加入片终止技术，使其传输带宽能够达到400MB/s。2.2.2 引脚分配ONFI 2.0引脚分配（1）8-bit data access图2.2.2-1（2）16-bit data access图2.2.2-22.2.3 信号描述表2.2.3-1表2.2.3-2 2.2

12、.4 存储结构图2.2.4-1为一个对象 memory 结构的例子。该例中，有两个逻辑单元，每个逻辑单元有两层(plane-NAND 中存储阵列，每个阵列包含若干个 Block)。一个 device 包含一个或多个对象(target)。一个对象由一个 CE_n 信号控制。一个对象位于一个或多个逻辑单元(LUN-Logical Unit)。一个逻辑单元(LUN)是可独立执行命令并报告状态的最小单元。特别是，独立的 LUN 可以并行运行任意的命令序列。例如，允许在 LUN 0 上开始一个 Page 编程操作，然后在该操作完成前，可以在 LUN 1 上开始执行一个读命令。一个 block 是 LUN

13、 的闪存阵列中可擦除的最小数据单元。 LUN 中 block 的数量没有明确的限制。一个 block 包含若干个 pages。一个 page 是执行读和编程操作的最小可编址单元。一个 page 由若干个字节或字组成。每个 page 中用户数据字节的数量，不含括备用数据区(spare data area)，应该是 2 的次幂。每个 block 的 page 数量应该是 32 的整数倍。每个 LUN 应该至少有一个 page 寄存器。 Page 寄存器在数据被转移到闪存阵列的一个 page 之前，或数据被从闪存阵列的一个 page 转移出来之后，用来零时存放数据。Page 寄存器中的字节或字的位置

14、被称为列。对这种结构，由两种机制可以达到并行操作的目的。同一时间可以有多个命令发送到不同的 LUNs。为了在一个 LUN 中达到更进一步的并行操作， 可以使用多层(multi-plane)操作来执行并行的额外 dependent 操作。图2.2.4-1存储器结构 2.2.5 寻址有两种地址类型： 列地址和行地址。 列地址用来访问一个 page 中的字节或字。行地址用于寻址 page, block 或 LUN。当列地址和行地址都被请求时，列地址始终首先在一个或多个 8 位地址周期中被发送，行地址在接下来的一个或多个 8 位地址周期中被发送。一些功能可能只需要行地址，像块擦除(Block Eras

15、e)，这种情况下不用发送列地址。对于列寻址和行寻址，第一个地址周期总是包含最低地址位，而最后一个地址周期总是包含最高地址位。如果行地址和列地址的最高位没有用，则要求最高位清除为 0。行地址的结构如图2.2.5-1，最低地址位在右，而最高地址位在左。图2.2.5-1行地址结构多层地址包含图2.2.5-2所示的 block 地址的最低位。当在 LUN 上执行一个多层命令序列时，以下规则应适用于多层地址：图2.2.5-2 Plane 地址位置1、 层地址位(plane address bit(s)应区别于多层命令序列中的其他任何多层操作。 、 Page 地址应该和多层命令序列中的其他任何多层操作相同

16、2.3 Toggle DDR接口标准NAND闪存市场的主要占用者三星和东芝在2010年推出了它们的Toggle DDR1.0标准，Toggle DDR NAND采用双向DQS信号控制读写操作，信号的上升与下降沿都可以进行资料的传输，能使传输速度翻倍，接口带宽为133MB/s，而且没有置同步时钟发生器（即NAND还是异步设计），因此其功耗会比同步NAND更低。2010年8月，最新的Toggle DDR 2.0接口标准发布，传输带宽上升到400MB/s。2.3.12.3.22.3.32.3.42.3.5 尚未找到更多资料三、芯片资料3.1 ONFI接口镁光256Gb NAND Flash芯片介绍芯

17、片型号：MT29F32G08CBACA该芯片是一款典型的大容量NAND Flash存储颗粒，支持Open NAND Flash Interface (ONFI) 2.1的接口标准，采用ONFI NAND Flash的操作协议。该芯片采用Multiple-level Cell （MLC）技术，根据不同的容量，一个芯片部封装了多个DIE（LUN），每个DIE由两个Plane构成，一个Plane可以分成2048个Block，每个Block由256页组成，一个页的大小为8KB+448B的组织结构方式。在性能方面，一个Page页的读延迟在50us左右，页编程时间为900us，块擦除时间长达3ms。每个块

18、的标称擦除寿命达到5000次。一个 NAND Flash 物理芯片可以由多个 DIE （或者称之为 LUN ）的单元构成，每个 DIE 会有一套独立的上述提及的控制信号线。一个 DIE 中会存在若干个 Plane ，每个 Plane 有许多 Block 单元组成，一个 Block 单元是一个最小的擦除单位，并且有数量较多的 Page 页构成，每次写的最小单元就是一个 Page 页。对于容量较小的芯片，芯片厂商只会封装一个 DIE ，每个 DIE 的部结构如图3.1-1所示： 图3.1-1芯片MT29F32G08CBACA部结构对于镁光 512Gb 芯片，一个 DIE 部集成了两个 Plane

19、，通过一套控制信号线和寄存器控制部的两个 Plane 同时并发工作。值得一提的是，多个 DIE （ LUN ）可能会共享一套控制信号线，因此，在物理上多个 DIE 会被封装成一个 Target 。需要注意的是，同一个 Target 部的 DIE 虽然共享了物理信号线，但是寄存器都是相互独立的。因此，从结构上来看，一个 NAND Flash 的部架构可以只由一个 DIE （ LUN ）构成，如图3.1-2所示： 图3.1-2 NAND Flash部架构也可以在一个芯片中集成多个 DIE （ LUN ），每个 DIE 拥有一套独立的物理信号线，如图3.1-3所示： 图3.1-3 每个 DIE 拥有

20、一套独立的物理信号线在高密的封装中，没有那么多的物理信号线，那么同一个 Target 中会集成多个 DIE （ LUN ），如果图3.1-4所示： 图3.1-4 同一个Target中集成多个 DIE无论如何去封装，每个 DIE （ LUN ）中的基本结构是相同的。 NAND Flash 中一个 DIE （ LUN ）中的存储单元通常由多个 Plane 构成，其结构如下： 图3.1-5 NAND Flash 中单个 DIE中的存储结构图3.1-5所示的一个 Page 页大小为 8KB ，考虑到 spare area 的 448 字节空间，因此需要 14 位地址访问一个 page 页，即地址信号的

21、最低 14 位为页地址。一个 block 块部有 256 个 page 页，需要 8 位地址（ Page address ， PA ）信息去访问一个 block 块部的不同 page 页。一个 Plane 部存在 2048 个 block 块，需要 11 位（ Block address ， BA ）去访问一个 Plane 中的不同 block 块。一个 DIE （ LUN ）中存在 2 个 Plane ，需要一位地址位去访问一个 DIE 中的不同 Plane 。因此， 40 位地址信息的定义如表3.1-1所示： 表3.1-1 40位地址信息CA0CA13 为页偏移访问地址信息， PA0PA7

22、 为页地址信息， BA8 为 DIE 中的 Plane 选择地址位， BA9BA19 为 DIE 中的块地址信息，另外， LA0 为一个 Target 中的 DIE （ LUN ）选择地址位，在该 NANDFlash 芯片中，一个 Target 中可以集成 2 个 DIE 。 在每个 Plane 单元中都存在两个寄存器：一个为 cache 寄存器；另一个为 data 寄存器。 Cache 寄存器的作用是缓存 NAND Flash 控制器输入的数据，而 data 寄存器的作用是提升数据读取和写入的性能，数据传输和数据加载之间的操作。在数据读取和数据写入的过程中，都提供了流水并发操作模式，这类模式都充分利用了这个 data 寄存器。 3.2 Toggle DDR接口三星4Gb D-die NAND Flash Single-Level-Cell (1bit/cell) 芯片介绍。芯片型号：K9F4G08U0D、K9K8G08U0D、K9K8G08U1D、K9WAG08U1D接口：Toggle DDR 2.0引脚分配：图3.2-1 芯片引脚分配图3.2-2 引脚功能命令、地址、输入数据的时间特性图3.2-3 命令、地址、输入数据的时间特性时序图：（1）命令锁存周期图3.2-4（2）地址锁存周期图3.2-5（3）输入数据锁存周期图3.2-6（4）读操作图3.2-7