基于FPGA的FIR滤波器设计.docx

1、基于FPGA的FIR滤波器设计本报告分两部分：1 由matlab计算FIR数字滤波器的滤波系数；2 用VHDL语言设计逻辑电路，再通过QUARTUS II 软件，将各个模块的电路封装成期间，在顶层设计中通过连线，完成整个系统。所有源程序在本文档同一文件夹下的fir文件中。FIR数字滤波器的系数计算。这里通过MATLAB的Fdatool软件实现。输入数据S(n)为9位，输出y(n)为10位的低通滤波器数据：各个参数如下：Lilter Typer lowpass FIR Window kaiser阶数：15，Beta=0.5,Fs=48kHz,Fc=10.8kHZ滤波类型为：直接型FIRFIR滤波

2、器的幅频响应相频响应FIR滤波器的冲击响应滤波器系数对系数进行调整，整数化：Num = -0.0742 0.0234 0.1133 0.0117 -0.1758 -1.09770.3594 0.8281 0.8281 0.3594 0.0977 -0.1758 0.0117 0.1133 0.0234 -0.0742Num*(28)ans = Columns 1 through 10 -18.9952 5.9904 29.0048 2.9952 -45.0048 -281.0112 92.0064 211.9936 211.9936 92.0064 Columns 11 through 16

3、25.0112 -45.0048 2.9952 29.0048 5.9904 -18.9952FIR数字滤波器的VHDL实现根据作业要求，S(n)为9位，y(n)为10位的低通滤波器。数据：-19,6,29,3,-45,-25,92,212,212,92,-25,-45,3,29,6,-19阶数：15，Beta=0.5,Fs=48kHz,Fc=10.8kHZ 滤波类型为：直接型FIR FIR滤波器的原理图设计如下： 设计原理：一 概要 我的原理说明是根据上面原理图的设计顺序逐步进行的。1 寄存器（延时器）。 原理图上标有dff9的器件。输入9位数据，通过dff9的D触发寄存器，达到延时的作用。

4、2 第一级加法器 数据通过add9910,就是9位数字输入，10位数字输出加法器，完成第一级相加运算，因为本题是16阶FIR数字滤波器，它的滤波系数有对称的关系，所以采用上面的第一级加法器，达到简化运算的效果。3 乘法器 乘法器用来将数据乘以由matlab计算得到的滤波系数，本题的系数分别为：-19,6,29,3,-45,-25,92,212。 在乘法器设计时暂时没有考虑符号，符号问题由下面的减法器实现。即：若系数符号为负，那么在下一级用减法器减去乘法器所得的数据。所有的乘法器为：mult19, mult mult 6, mult 29, mult 3, mult 45, mult 25, m

5、ult 92, mult 212。4 第二级加，减法器 第二级加法器主要有add111414,add151415,add161717。add111414就是说11位数据加14位数据输出14位数据，说有的都是相同的命名规则。减法器的作用是反映乘法器的负号的，对于负的滤波系数，在此相当于经过减法器相减。5 第三级加，减法器 与上一级大体相同的原理。6 输出 输出通过add141710，将上一级得到的14位和17位数据相加，再拿出相加结果的高十位作为输出。 到此，整个FIR数字滤波器设计完毕，下面详细说明各个部分的具体实现。二 详细说明 我的说明是根据上面的概要逐一展开的。 我的设计是先编写各个功能

6、的vhdl源文件，再生成功能模块，最后在顶层用原理图的设计方法连线，组成整个系统。1 寄存器（延时器） 设计中用D触发器组成寄存器，实现寄存功能。这里用来寄存一组9位的二进制数据。实现功能： 在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁。 源文件： ENTITY dff9 IS PORT( clk : IN STD_LOGIC; clear : IN STD_LOGIC; Din : IN STD_LOGIC_VECTOR(8 DOWNTO 0); Dout : OUT STD_LOGIC_VECTOR(8 DOWNTO 0) ); END dff9; ARCHITECT

7、URE a OF dff9 IS BEGIN PROCESS(clk,clear) BEGIN IF clear=1 THEN Dout=000000000; ELSIF clear=0 THEN IF(clkEVENT AND clk=1) THEN Dout = Din; END IF; END IF; END PROCESS; END a;2 第一级加法器 实现两个二进制数字的相加运算。当到达时钟上升沿时，将两数输入，运算，输出结果。源文件：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTI

8、TY add9910 isPORT(clk : in STD_LOGIC; Din1,Din2 :in signed (8 downto 0); Dout:out signed(9 downto 0);END add9910;ARCHITECTURE a of add9910 isSIGNAL s1: signed(9 downto 0);SIGNAL s2: signed(9 downto 0);BEGIN s1=(Din1(8)&Din1); s2=(Din2(8)&Din2);PROCESS(Din1,Din2,clk)BEGINif clkevent and clk=1 thenDou

9、t=s1+s2;end if;end process;end a;3 乘法器 功能： 将数据乘以由matlab计算得到的滤波系数。总共有8个乘法器。 源文件（以mult19为例）：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;ENTITY mult19 isPORT( clk : IN STD_LOGIC; Din : IN SIGNED (9 DOWNTO 0); Dout : OUT SIGNED (13 DOWNTO 0);END mult19;ARCHITECTURE a OF mult19

10、ISSIGNAL s1 : SIGNED (13 DOWNTO 0);SIGNAL s2 : SIGNED (10 DOWNTO 0);SIGNAL s3 : SIGNED (13 DOWNTO 0);BEGINP1:process(Din)BEGINs1(13 DOWNTO 4)=Din;s1( 3 DOWNTO 0)=0000;s2(10 DOWNTO 1)=Din;s2(0)=0;if Din(9)=0 then s3=(0&s1(13 downto 1)+(0000&s2(10 DOWNTO 1)+(00000&Din(9 DOWNTO 1);else s3=(1&s1(13 down

11、to 1)+(1111&s2(10 DOWNTO 1)+(11111&Din(9 DOWNTO 1);end if;end process;P2: PROCESS(clk)BEGINif clkevent and clk=1 thenDout=s3;end if;END PROCESS;END a;4 第二级加，减法器 对于乘了滤波系数的数据，进行第二次的加和，由于上面有的滤波系数是负的，所以这里用减法器对上一面的负系数做减法运算。 源程序：减法器-sub121414LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arit

12、h.ALL;ENTITY sub121414 isPORT(clk : in STD_LOGIC; Din1 :in signed (13 downto 0); Din2 :in signed (11 downto 0); Dout:out signed(13 downto 0);END sub121414;ARCHITECTURE a of sub121414 isSIGNAL s1: signed(13 downto 0);BEGIN s1=(Din2(11)&Din2(11)&Din2);PROCESS(Din1,Din2,clk)BEGINif clkevent and clk=1 t

13、henDout=s1-Din1;end if;end process;end a;加法器- add111414LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTITY add111414 isPORT(clk : in STD_LOGIC; Din1 :in signed (10 downto 0); Din2 :in signed (13 downto 0); Dout:out signed(13 downto 0);END add111414;ARCHITECTURE a of add11141

14、4 isSIGNAL s1: signed(13 downto 0);BEGIN s1=(Din1(11)&Din1(11)&Din1(11)&Din1);PROCESS(Din1,Din2,clk)BEGINif clkevent and clk=1 thenDout=s1+Din2;end if;end process;end a;还有add151415,add161717（略）5 第三级加，减法器功能同上： 加法器-add141415源代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTI

15、TY add141415 isPORT(clk : in STD_LOGIC; Din1 :in signed (13 downto 0); Din2 :in signed (13 downto 0); Dout:out signed(14 downto 0);END add141415;ARCHITECTURE a of add141415 isSIGNAL s1: signed(14 downto 0);SIGNAL s2: signed(14 downto 0);BEGIN s1=(Din1(13)&Din1); s2=(Din1(13)&Din1);PROCESS(Din1,Din2,

16、clk)BEGINif clkevent and clk=1 thenDout=s1+s2;end if;end process;end a;减法器sub171517源代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTITY sub171517 isPORT(clk : in STD_LOGIC; Din1 :in signed (14 downto 0); Din2 :in signed (16 downto 0); Dout:out signed(16 downto 0);END sub1

17、71517;ARCHITECTURE a of sub171517 isSIGNAL s1: signed(16 downto 0);BEGIN s1=(Din1(14)&Din1(14)&Din1);PROCESS(Din1,Din2,clk)BEGINif clkevent and clk=1 thenDout=Din2-s1;end if;end process;end a;6 输出级 输出通过一个加法器add151710完成10位数据的输出，通过一个15位与一个17位数据相加得到的数据取高10为作为最终结果。源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_116

18、4.ALL;USE IEEE.STD_LOGIC_arith.ALL;ENTITY add151710 isPORT(clk : in STD_LOGIC; Din1:in signed (14 downto 0); Din2:in signed (16 downto 0); Dout:out signed(9 downto 0);END add151710;ARCHITECTURE a of add151710 isSIGNAL s1: signed(9 downto 0);SIGNAL s2: signed(9 downto 0);BEGIN s1=(Din1(13)&Din1(13)&D

19、in1(14 downto 7); s2=(Din2(16 downto 7);PROCESS(Din1,Din2,clk)BEGINif clkevent and clk=1 thenDout=s1+s2;end if;end process;end a;三 输出数据分析任意输入一组信号：Din=96，0，0，0，48，0，0，0，96，0，0，0，48，0，0，0，96，0，0，0，48，0，0，0，96，0，0，0，48，0，0，0由quartus II仿真结果如下：整理数据如下：输出Dout=21 2 -17 -10 44 80 71 29 28 24 24 28 39 72 72 3

20、9 28 24 24 28 39 72 72 39 28 24 24 28 39 72 72 39 28卷积结果：h=-19,6,29,3,-45,-25,92,212,212,92,-25,-45,3,29,6,-19;y=conv(h,Din)/27 = Columns 1 through 10 -14.2500 4.5000 21.7500 2.2500 -40.8750 -16.5000 79.8750 160.1250 127.8750 64.1250 Columns 11 through 20 37.5000 48.0000 40.8750 39.7500 75.0000 129.

21、0000 129.0000 75.0000 39.7500 40.8750 Columns 21 through 30 40.8750 39.7500 75.0000 129.0000 129.0000 75.0000 39.7500 40.8750 40.8750 39.7500 Columns 31 through 40 75.0000 129.0000 143.2500 70.5000 18.0000 38.6250 81.7500 56.2500 -4.8750 -31.1250 Columns 41 through 47 1.1250 10.8750 2.2500 -7.1250 0 0 0