时序电路设计.docx

1、时序电路设计 CPLD/FPGA设计实验报告实验名称： 时序电路设计基础 实验目的： 掌握Quartus II 软件的基本使用方法，完成基本时序电计 实验时间： 2009 年6月 19 日 地点： 院 楼 学生姓名： 何 超 学号： 2009118122 实验内容：使用两种赋值方式实现B=A;C=B;赋值，并比较综合结果和仿真结果 使用两种赋值方式实现模10计数器，并比较综合结果和仿真结果（注意进位的差异） 实验要求：1.提供设计源文件2.提供设计报告（源码，仿真结果，RTL视图，格式见模版）实验一 一、创建工程工程名称：block 顶层实体文件名：block器件： cyclone 二、创建文

2、件代码：三 、编译工程四、仿真电路1、 创建VWF文件2、 设定“End Time”为10us3、 在VWF文件中添加Node OR Bus4、 编辑波形5、 仿真6、 画出仿真结果仿真结果视图: 实验二 一、创建工程工程名称:counter_m10_block_nonblock 顶层实体文件名 :counter器件： Cyclone （要求：Cyclone系列任意器件）二、创建文件创建Verilog HDL文件 代码：module counter(clk,clrn,q1,q2,c1,c2);input clk,clrn;output reg 3:0q1,q2;output reg c1,c2

3、;always(posedge clk or negedge clrn)if(!clrn) begin q1=0; c1=0; endelsebegin if(q19) begin q1=q1+1; c1=0; endelse begin q1=0; c1=1; endendalways(posedge clk or negedge clrn)if(!clrn) begin q2=0; c2=0; endelsebegin if(q29) begin q2=q2+1; c2=0; endelse begin q2=0; c2=1; endendendmodule三、编译工程四、仿真电路a) 创

4、建VWF文件b) 设定“End Time”为10usc) 在VWF文件中添加Node OR Busd) 编辑波形e) 仿真f) 画出仿真结果仿真结果RTL 视图实验三 一、创建工程工程名称：counter_m10_block_nonblock 顶层实体文件名:counter器件：cyclone二、 创建文件代码：module counter(clk,clrn,q1,q2,c1,c2);input clk,clrn;output reg 3:0q1,q2;output reg c1,c2;always(posedge clk or negedge clrn)if(!clrn) begin q1=

5、0;/ c1=0; endelsebegin if(q19) begin q1=q1+1;/ c1=0; endelse begin q1=0;/ c1=1; end if(q1=0) c1=1; else c1=0;endalways(posedge clk or negedge clrn)if(!clrn) begin q2=0;/ c2=0; endelsebegin if(q29) begin q2=q2+1;/ c2=0; endelse begin q2=0;/ c2=1; end if(q2=0) c2=1; else c2=0;endendmodule三、 编译工程四、 仿真电路a) 创建VWF文件b) 设定“End Time”为10usc) 在VWF文件中添加Node OR Busd) 编辑波形e) 仿真f) 画出仿真结果仿真结果视图: