时序电路设计.docx

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时序电路设计

CPLD/FPGA设计实验报告

实验名称：

时序电路设计基础

实验目的：

掌握QuartusII软件的基本使用方法，完成基本时序电计

实验时间：

2009年6月19日地点：

院楼

学生姓名：

何超学号：

2009118122

实验内容：

使用两种赋值方式实现B=A;C=B;赋值，并比较综合结果和仿真结果

使用两种赋值方式实现模10计数器，并比较综合结果和仿真结果（注意进位的差异）

实验要求：

1.提供设计源文件

2.提供设计报告（源码，仿真结果，RTL视图，格式见模版）

实验一

一、创建工程

工程名称：

block顶层实体文件名：

block

器件：

cyclone

二、创建文件

代码：

三、编译工程

四、仿真电路

1、创建VWF文件

2、设定“EndTime”为10us

3、在VWF文件中添加NodeORBus

4、编辑波形

5、仿真

6、画出仿真结果

仿真结果

ＲＴＬ视图:

实验二

一、创建工程

工程名称:

counter_m10_block_nonblock顶层实体文件名:

counter

器件：

Cyclone（要求：

Cyclone系列任意器件）

二、创建文件

创建VerilogHDL文件

代码：

modulecounter（clk,clrn,q1,q2,c1,c2）;

inputclk,clrn;

outputreg[3:

0]q1,q2;

outputregc1,c2;

always@（posedgeclkornegedgeclrn）

if（!

clrn）

begin

q1<=0;

c1<=0;

end

else

begin

if（q1<9）

begin

q1<=q1+1;

c1<=0;

end

else

begin

q1<=0;

c1<=1;

end

end

always@（posedgeclkornegedgeclrn）

if（!

clrn）

begin

q2=0;

c2=0;

end

else

begin

if（q2<9）

begin

q2=q2+1;

c2=0;

end

else

begin

q2=0;

c2=1;

end

end

endmodule

三、编译工程

四、仿真电路

a）创建VWF文件

b）设定“EndTime”为10us

c）在VWF文件中添加NodeORBus

d）编辑波形

e）仿真

f）画出仿真结果

仿真结果

RTL视图

实验三

一、创建工程

工程名称：

counter_m10_block_nonblock顶层实体文件名:

counter

器件：

cyclone

二、创建文件

代码：

modulecounter（clk,clrn,q1,q2,c1,c2）;

inputclk,clrn;

outputreg[3:

0]q1,q2;

outputregc1,c2;

always@（posedgeclkornegedgeclrn）

if（!

clrn）

begin

q1<=0;

//c1<=0;

end

else

begin

if（q1<9）

begin

q1<=q1+1;

//c1<=0;

end

else

begin

q1<=0;

//c1<=1;

end

if（q1==0）

c1<=1;

else

c1<=0;

end

always@（posedgeclkornegedgeclrn）

if（!

clrn）

begin

q2=0;

//c2=0;

end

else

begin

if（q2<9）

begin

q2=q2+1;

//c2=0;

end

else

begin

q2=0;

//c2=1;

end

if（q2==0）

c2=1;

else

c2=0;

end

endmodule

三、编译工程

四、仿真电路

a）创建VWF文件

b）设定“EndTime”为10us

c）在VWF文件中添加NodeORBus

d）编辑波形

e）仿真

f）画出仿真结果

仿真结果

ＲＴＬ视图: