版图工艺课程设计.docx

1、版图工艺课程设计版图工艺设计目 录1. 绪 论 11.1 设计背景 11.2 设计目标 12. 负沿触发CMOS主从D触发器 22.1 CMOS主从D触发器电路结构 22.2 CMOS主从D触发器电路仿真波形 32.3 CMOS主从D触发器版图绘制 42.4 CMOS主从D触发器版图仿真波形 52.5 LVS检查匹配 6总 结 7参考文献 8附录一：原理图网表 9附录二：版图网表 111. 绪 论1.1 设计背景集成电路大体上可分为模拟集成电路与数字集成电路两大类。讲到集成电路设计，人们通常把它视为一门技术。对于数字集成电路设计也确实如此。由于数字逻辑的简单运算关系和少数几种基本逻辑电路单元，

2、数字集成电路的设计从逻辑综合到版图的布局布线都可以自动化完成。而模拟集成电路的设计远没有数字集成电路逻辑那么简单。迄今为止，他们的设计工具还没有太多超出CAD的范畴。模拟集成电路设计呈现太多的变化，需要太多的智慧和实践；其电路构建、分析和仿真是如此，其版图设计也是如此。而且，模拟电路版图设计还具有绘画等艺术品的直观可视性。因而，模拟电路版图设计不仅仅是一门技术，同时还是一门艺术。作为设计与制造的纽带，版图的地位至关重要。Tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L

3、-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。L-Edit Pro是一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pr

4、o丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑CMOS主从D触发器原理图。2.用tanner软件中的T-Spice对CMOS主从D触发器电路进行仿真，观察波形。3.用tanner软件中的L-Edit绘制CMOS主从D触发器版图，并进行DRC验证。4.用tanner软件中的T-Spice对CMOS主从D触发器版图进行仿真，观察波形。5.观察、对比、分析电路图波形与版图波形是否一致，功能是否正确。6.用tanner软件中的layout-Edit对电路网表进行LVS检验观察原理图与版图的匹配程度。2. C

5、MOS主从D触发器2.1 CMOS主从D触发器电路结构CMOS主从D触发器由两个基本D锁存器电路级联而成。第一级（主）触发器由时钟信号驱动，第二级（从）触发器由反相的时钟信号驱动。因此，主触发器正电平敏感，而从触发器负电平敏感。当时钟信号为高电平时，主触发器状态与Vin输入信号一致，而从触发器则保持其先前值。当时钟信号从逻辑“1”跳变到逻辑“0”时，主锁存器停止对输入信号采样，在时钟信号跳变时存储Vin值。同时，从触发器变到开启状态，使主锁存器储存的值传输到从锁存器的输出Qout。原理图如图2.1所示。图2.1 CMOS主从D触发器的原理图2.2 CMOS主从D触发器电路仿真波形在S-Edit

6、中导出CMOS主从D触发器电路的网表。并用T-Spice对CMOS主从D触发器电路进行仿真。对CMOS主从D触发器加入高电平Vdd =5V，低电平为Gnd的工作电压，输入周期为100n的方波脉冲时钟信号，及周期为140n占空比为9:5的脉冲出入信号Vin。设定约束项，输出波形。CMOS主从D触发器电路仿真，输入输出波形如图2.2所示。图2.2 CMOS主从D触发器输入输出波形图2.3 CMOS主从D触发器版图绘制打开tanner软件中的L-Edit，并进行设置，其中取代设定最为关键，它关系着版图绘制后续工作的成败。然后绘制CMOS主从D触发器版图，并进行DRC验证。CMOS主从D触发器版图如图

7、2.3所示，并经过DRC验证，版图绘制满足工艺要求。图2.3 CMOS主从D触发器版图 2.4 CMOS主从D触发器版图仿真波形 在S-Edit中导出CMOS主从D触发器版图的网表。并用T-Spice对CMOS主从D触发器版图进行仿真。在其网表中加入高电平Vdd =5V，低电平为Gnd的工作电压，输入周期为100n的方波脉冲时钟信号，及周期为140n占空比为9:5的脉冲出入信号Vin。设定约束项（以上设定需与电路仿真设定一致），输出波形。CMOS主从D触发器版图仿真，输入输出波形如图2.4所示。图2.4 CMOS主从D触发器版图输入输出波形图 通过观察、对比、分析电路仿真图波形与版图仿真波形一

8、致，功能上实现了下降沿对数据采样，与下降沿触发的CMOS主从D触发器功能相符。2.5 LVS检查匹配打开tanner软件中的layout-Edit。在layout-Edit中添加电路图与版图的网表，并进行设定，运行程序输出结果。然后由输出结果判断CMOS主从D触发器原理图与版图的匹配程度。输出结果如图2.5所示。如图2.5 LVS的输出结果由输出结果Circuit are equal可知，CMOS主从D触发器原理图与版图匹配。总 结 本次课程设计通过Tanner集成电路设计软件对CMOS主从D触发器电路、版图进行了绘制，对电路图、版图分别进行了T-Spice仿真，并且进行了LVS对比验证。这使

9、我熟悉了Tanner各部分的功能，对版图的尺寸规则有了进一步的了解，对CMOS管的工艺有了更深的体会。 在电路原理图绘制及其网表导出的过程中一般不会出现问题，但是在版图绘制过程中就存在着诸多问题。取代设定（Replace setup）十分重要，如果版图网表导出失败，就有很高的概率是没进行取代设定。在版图绘制时有许多文件需要重新写入，这项工作十分琐碎，需要格外的认真。在进行专业设计时一定要避免使用汉字，否则会出现一些超出常规的问题。在本次课程设计中，我对版图的绘制十分感兴趣，希望以后有机会能从事相关工作。理论是实践的基础，实践又是检验理论的有效途径。在学习的过程中必须将二者结合起来，才能事半功倍

10、。总之，这次课程设计让我受益匪浅，非常感谢给予我帮助的老师和同学。参考文献1何乐年,王忆.模拟集成电路设计与仿真. 科学出版社,2008.2廖裕评,陆瑞强.Tanner Pro集成电路设计与布局实战指导. 科学出版社,2007.3 Sung-Mo Kang，Yusuf Leblebici. CMOS Digital Integrated Circuit Analysis and Design.王志功，窦建华.Third Edition. 电子工业出版社,2005.附录一：原理图网表* SPICE netlist written by S-Edit Win32 7.03* Written on

11、Jul 3, 2013 at 12:47:32VVDD Vdd Gnd 5VACLK CLK Gnd PULSE (0 5 0 2n 2n 50n 100n)VBCLK !CLK Gnd PULSE (5 0 0 2n 2n 50n 100n).tran/op 10n 500n method=bdf.print tran v(CLK) v(!CLK) v(Vin) v(Qout)VIN Vin Gnd PULSE (0 5 0 2n 2n 90n 140n)* Waveform probing commands*.probe.options probefilename=bantu.dat+ p

12、robesdbfile=C:UsersliangchunmingDesktopdlbantu.sdb+ probetopmodule=Module0.include C:UsersliangchunmingDesktoptannerTSpice70modelsml2_125.md* Main circuit: Module0M1 Qout CLK N13 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 N18 N13 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N13 !CL

13、K N14 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 Vin CLK N15 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N17 N15 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 N15 !CLK N14 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M7 N14 N17 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p

14、PS=24u M8 Qout N18 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M9 Vin !CLK N15 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM10 N17 N15 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM11 N14 N17 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM12 N13 CLK N14 Vdd PMOS L=2u W=22u AD=6

15、6p PD=24u AS=66p PS=24uM13 N18 N13 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM14 Qout N18 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM15 N15 CLK N14 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM16 Qout !CLK N13 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit:

16、 Module0附录二：版图网表* Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: C:UsersliangchunmingDesktopdllcm.tdb* Cell: Cell0 Version 1.04* Extract Definition File: .tannerLEdit90SamplesSPRexample1lights.ext* Extract Date and Time: 07/03/2013 - 14:26.include C:Use

17、rsliangchunmingDesktoptannerTSpice70modelsml2_125.md* Warning: Layers with Unassigned AREA Capacitance.* * * * * * * Warning: Layers with Unassigned FRINGE Capacitance.* * * * * * * * * Warning: Layers with Zero Resistance.* * * * * NODE NAME ALIASES* 1 = Qout (151,6)* 5 = Vin (-25,8)* 6 = Gnd (-31,

18、-24)* 7 = Vdd (-31,50)* 8 = CLK (-31,68)* 9 = !CLK (-31,59)M1 Qout !CLK 3 Vdd PMOS L=2u W=17u * M1 DRAIN GATE SOURCE BULK (97.5 24 99.5 41) M2 3 CLK 4 Vdd PMOS L=2u W=17u * M2 DRAIN GATE SOURCE BULK (87.5 24 89.5 41) M3 Qout 2 Vdd Vdd PMOS L=2u W=17u * M3 DRAIN GATE SOURCE BULK (135.5 24 137.5 41) M

19、4 Vdd 3 2 Vdd PMOS L=2u W=17u * M4 DRAIN GATE SOURCE BULK (125.5 24 127.5 41) M5 3 !CLK 4 Gnd NMOS L=2u W=9u * M5 DRAIN GATE SOURCE BULK (87.5 -11 89.5 -2) M6 Qout CLK 3 Gnd NMOS L=2u W=9u * M6 DRAIN GATE SOURCE BULK (97.5 -11 99.5 -2) M7 Qout 2 Gnd Gnd NMOS L=2u W=9u * M7 DRAIN GATE SOURCE BULK (13

20、5.5 -11 137.5 -2) M8 Gnd 3 2 Gnd NMOS L=2u W=9u * M8 DRAIN GATE SOURCE BULK (125.5 -11 127.5 -2) M9 4 CLK 11 Vdd PMOS L=2u W=17u * M9 DRAIN GATE SOURCE BULK (4.5 24 6.5 41) M10 11 !CLK Vin Vdd PMOS L=2u W=17u * M10 DRAIN GATE SOURCE BULK (-5.5 24 -3.5 41) M11 4 10 Vdd Vdd PMOS L=2u W=17u * M11 DRAIN

21、 GATE SOURCE BULK (42.5 24 44.5 41) M12 Vdd 11 10 Vdd PMOS L=2u W=17u * M12 DRAIN GATE SOURCE BULK (32.5 24 34.5 41) M13 11 CLK Vin Gnd NMOS L=2u W=9u * M13 DRAIN GATE SOURCE BULK (-5.5 -11 -3.5 -2) M14 4 !CLK 11 Gnd NMOS L=2u W=9u * M14 DRAIN GATE SOURCE BULK (4.5 -11 6.5 -2) M15 4 10 Gnd Gnd NMOS

22、L=2u W=9u * M15 DRAIN GATE SOURCE BULK (42.5 -11 44.5 -2) M16 Gnd 11 10 Gnd NMOS L=2u W=9u * M16 DRAIN GATE SOURCE BULK (32.5 -11 34.5 -2) VVDD Vdd Gnd 5VACLK CLK Gnd PULSE (0 5 0 2n 2n 50n 100n)VBCLK !CLK Gnd PULSE (5 0 0 2n 2n 50n 100n).tran/op 10n 500n method=bdf.print tran v(CLK) v(!CLK) v(Vin) v(Qout)VIN Vin Gnd PULSE (0 5 0 2n 2n 90n 140n)* Total Nodes: 11* Total Elements: 16* Total Number of Shorted Elements not written to the SPICE file: 0* Extract Elapsed Time: 0 seconds.END