数字逻辑第5章习题参考解答.docx

1、数字逻辑第5章习题参考解答5.31 BUT门的可能定义是：“如果A1和B1为1，但A2或B2为0，则Y1为1；Y2的定义是对称的。”写出真值表并找出BUT门输出的最小“积之和”表达式。画出用“与非-与非”电路实现该表达式的逻辑图，假设只有未取反的输入可用。你可以从74x00、04、10、20、30组件中选用门电路。解：真值表如下A1B1A2B2Y1Y2A1B1A2B2Y1Y2000000100000000100100100001000101000001101101101010000110010010100110110011000111010011101111100利用卡诺图进行化简，可以得到最

2、小积之和表达式为Y1=A1B1A2+A1B1B2Y2=A1A2B2+B1A2B2Y2采用74x04得到各反相器采用74x10得到3输入与非采用74x00得到2输入与非定义的BUT门的门级设计，要求以cmos实现时使用的晶体管数目最少，可以从74x00、04、10、20、30组件中选用门电路.写出输出表达式（不一定是二级“积之和”）并画出逻辑图。解：cmos晶体管用量：反相器2个 2输入与非门4个 3输入与非门6个为了尽量减少晶体管用量，可以采用下列表达式，以便实现器件的重复使用：F1=(A1B1)(A2+B2) =(A1B1)(A2B2) = (A1B1)+(A2B2) F2=(A2B2)+(

3、A1B1)电路图：晶体管用量：20只 （原设计中晶体管用量为40只）BUT门和单个二输入或门实现F.解：BUT门输出采用最小项和的形式表达为， 将两个输出相或就可以得到要求实现的函数。 5.19 指出用一块或多块74x138或74x139二进制译码器以及与非门，如何构建下面每个单输出或多输出的逻辑功能（提示：每个实现等效于一个最小项之和）。解：a）b)c) 假设要求设计一种新的组件：优化的十进制译码器，它只有十进制输入组合。与取消6个输出的4-16译码器相比，怎样使这样的译码器价格降至最低？写出价格最低译码器的全部10个输出的逻辑等式。假设输入和输出高电平有效且没有使能输入。解：取消6个输出所

4、对应的与非门，将6个输入组合作为无关项以化简其余输出的乘积项：设输入为:a,b,c,d abcdY0=a b c d Y1=a b c d Y2=b c d Y3=b c d Y4=b c d Y5=b c d Y6=b c d Y7=b c d Y8=a c d Y9=ad设计10-4编码器，输入用10中取1码，输出用BCD码。解：简化真值表为：Y3Y2Y1Y0Y3Y2Y1Y000000501011000160110200107011130011810004011191001可得：Y3=I9+I8Y2=I7+I6+I5+I4Y1=I7+I6+I3+I2Y0=I9+I7+I5+I3+I15.4

5、6 只用4个8输入与非门画出16-4编码器的逻辑图。在你的设计中，输入和输出的有效电平是什么？解：Y3=I15+I14+I13+I12+I11+I10+I9+I8Y2=I15+I14+I13+I12+I7+I6+I5+I4Y1=I15+I14+I11+I10+I7+I6+I3+I2Y0=I15+I13+I11+I9+I7+I5+I3+I1输入和输出都采用高电平有效。如果希望提高电路效率，可以采用输入低电平有效，设计函数如下： Y3=（I15I14I13I12I11I10I9I8）Y2=（I15I14I13I12I7I6I5I4）Y1=（I15I14I11I10I7I6I3I2）Y0=（I15I

6、13I11I9I7I5I3I1）图X5-21电路有什么可怕的错误？提出消除这个错误的方法。解：该电路中两个2-4译码器同时使能，会导致2个3态门同时导通，导致逻辑电平冲突。为解决这一问题，可将使能端分开，进行反相连接，各自使能，电路连接如下：（图略）或采用多路复用器74X151实现该电路。LS组件的信息，确定在图5-66所示的32-1多路复用电路中，从任何输入到任何输出的最大传播延迟。你可以使用“最坏情况”分析方法。解：图5-66所用器件及最大延迟为： 74X139 38ns 74X151 30ns （使能Y） 14X20 15ns最长路径应为：从74X139选择端到74X139输出，再进入7

7、4X151使能端到74X151 Y端，再通过74X20。总延迟为83ns。IC封装的3输入，5位多路复用器，写出真值表并画出逻辑图和逻辑符号。解：设数据输入A(4.0),B(4.0),C(4.0),数据输出Y（4.0） 选择端S1,S0 则 Y=S1S0A+S1S0B+S1S0C真值表： S1S0Y00X01C10B11A逻辑图：逻辑符号：X5-55所示CMOS电路实现的逻辑功能，写出真值表并画出逻辑图（电路包含3.7.1节介绍的传输门）。解：SABZSABZ00001000001010110101110001111111Z=AS Z=SBZ=AS+BS为2选1多路器逻辑图为： 补充习题： 1

8、设计每次处理2位的相等比较器迭代单元，该单元有1个输出Y和5个输入C，A1，A0，B1，B0；当A与B不相等时输出为1，相等时输出与C相同；写出输出函数的最小积之和表达式。解：Y=A1B1+A1B1+A0B0+A0B0+C 2设计每次处理2位的加法器迭代单元，该单元有3个输出S1，S0，CO，5个输入CI，A1，A0，B1，B0；S为相加的本位和，CO为向高位的进位，CI为来自低位的进位；写出各输出函数的最小积之和表达式。解：根据二进制运算规则，可写出卡诺图如下： A1A0 CI=0 CI=1 B1B0 00 01 11 10 00 01 11 10分解化简：S0 A1A0 CI=0 CI=1

9、 B1B0S0=A0B0CI+A0B0CI+A0B0CI+A0B0CI分解化简S1:A1A0 CI=0 CI=1 B1B0S1=A1A0B1CI+A1B1B0CI+A1B1B0CI+A1A0B1CI+A1B1B0CI+A1A0B1CI+A1A0B1CI+A1B1B0CI+A1A0B1B0+A1A0B1B0+A1A0B1B0+A1A0B1B0分解化简CO:A1A0 CI=0 CI=1 B1B0CO=A1B1+A0B1C1+A1B0C1+A1A0C1+B1B0C1+A0B1B0+A1A0B03利用74x138和与非门设计全加器；写出各输出函数的最小项和表达式，画出电路连接图。解：设输入变量为X,Y

10、,CIN,输出为S,COUT则S=XYCIN+XYCIN+XYCIN+XYCIN=COUT=XY+XCIN+YCIN=第6章习题参考解答6-3 画出74x27三输入或非门的德摩根等效符号。解：图形如下74AHCT00替换74LS00，利用表6-2的信息，确定从输入端到输出端的最大时间延迟。解：该图中从输入到输出需要经过6个NAND2；每个NAND2（74AHCT00）的最大时间延迟为9 ns；所以从输入端到输出端的最大时间延迟为：54 ns。6-31 BUT门的可能定义是：“如果A1和B1为1，但A2或B2为0，则Y1为1；Y2的定义是对称的。”写出真值表并找出BUT门输出的最小“积之和”表达

11、式。画出用反相门电路实现该表达式的逻辑图，假设只有未取反的输入可用。你可以从74x00、04、10、20、30组件中选用门电路。解：真值表如下A1B1A2B2Y1Y2A1B1A2B2Y1Y2000000100000000100100100001000101000001101101101010000110010010100110110011000111010011101111100利用卡诺图进行化简，可以得到最小积之和表达式为Y1=A1B1A2+A1B1B2Y2=A1A2B2+B1A2B2Y2采用74x04得到各反相器采用74x10得到3输入与非采用74x00得到2输入与非实现的逻辑图如下：6-

12、32 做出练习题6-31定义的BUT门的CMOS门级设计，可以采用各种反相门逻辑的组合（不一定是二级“积之和”），要求使用的晶体管数目最少，写出输出表达式并画出逻辑图。解：CMOS反相门的晶体管用量为基本单元输入端数量的2倍；对6-31的函数式进行变换：利用圈-圈逻辑设计，可以得到下列结构： 此结构晶体管用量为20只 （原设计中晶体管用量为40只）6-20 采用一片74x138或74x139二进制译码器和NAND门，实现下列单输出或多数出逻辑函数。解：a) b) c) d) e) EMBED Equation.3 f) 6-38 假设要求设计一种新的组件：优化的十进制译码器，它只有十进制输入组

13、合。与取消6个输出的4-16译码器相比，怎样使这样的译码器价格降至最低？写出价格最低译码器的全部10个输出的逻辑等式。假设输入和输出高电平有效且没有使能输入。解：设输入为:A，B，C，D，将6个输入组合作为无关项以化简其余输出的乘积项，输出函数卡诺图如下：利用无关项进行最小成本设计，可以得到下列输出函数： 与4-16译码器的前10个输出的实现相比，减少了10个与门输入端，减少了20只晶体管的用量。6-43 采用一片SSI器件（4 x Nand2）和一片74x138，实现下列4个逻辑函数。解： 电路有什么可怕的错误？提出消除这个错误的方法。解：该电路中74x139两个2-4译码器同时使能，会导致

14、2个3态门同时导通，导致输出逻辑电平冲突。为解决这一问题，可将使能端分开，进行反相连接，各自使能，即可消除该错误。6-63设计适合于24引脚IC封装的3输入，5位多路复用器，写出真值表并画出逻辑图和逻辑符号。解：设数据输入A(4.0),B(4.0),C(4.0),数据输出Y（4.0） 选择端S1,S0 则 Y=S1S0A+S1S0B+S1S0C真值表： S1S0Y00d01C10B11A其中Y,A,B,C均为5位总线，S1，S2为单线，加上电源和接地，可以采用24引脚IC封装。逻辑图和逻辑符号如下：6-68 对于图X所示CMOS电路实现的逻辑功能，写出真值表并画出逻辑图（电路包含3.7.1节介

15、绍的传输门）。解：SABZSABZ00001000001010110101110001111111Z=AS Z=SBZ=AS+BS为2选1多路器逻辑图为： 6-24 采用奇数块XNOR门，用图6-70（a）的形式构成某种校验电路，该电路实现什么功能？解：XNOR为XOR增加一个反相圈构成；对于偶数块的连接，利用圈到圈设计可以看到，功能与XOR的连接相同（如下图所示）；所以，对于奇数块连接时，输出与对应XOR连接电路正好相反，即得到偶校验电路。6-96 采用3块74x682和必要的门电路设计一个24位比较器，将2个24位的无符号数P和Q进行比较，产生2位输出表达P=Q和PQ。 解：利用3块74x682（8位数值比较器）分别进行高中低3个8位段的比较；将各段的PEQQ_L进行NAND运算，可以得到PEQQ（P=Q）；利用下式可以得到PGTQ（PQ）：电路连接图如下所示：6-97 设计一个3位相等检测器，该器件具有6个输入端：SLOT2.0和GRANT2.0，一个低电平有效的输出端MATCH_L。利用表6-2，6-3提供的SSI和MSI器件，设计出最短时间延迟的器件。解：采用表6-3的74FCT682，延迟时间为11 ns。器件连接图如下：