1、port （a : in std_logic;b :ci : y : out std_logic;co : out std_logic）;end entity;architecture rtl of f_add isbegin（co,y）=（0,a）+（,b）+（,ci）;end rtl;VHDL源程序如下（行为描述）的RTL与technology map视图VHDL源程序如下（数据流描述）：library ieee;entity f_add_df is （ a : b : ci : co : ）;architecture rtl of f_add_df isy=a xor b xor ci;
2、co af,b= bf,y=s1,co= co1 ）; U2: h_add port map （a= s1,b= cif,y= yf,co= co2 ）; cof bf , cof = cof , cif = cif , af = af , yf = yf ） ; af = 1 after 400ns; bf after 200ns, after 400ns, after 600ns; cif = not cif after 100ns; END ;功能仿真波形如下：时序仿真波形如下：3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位
3、全加器作为电路单元，设计4位全加器。原理图设计如下（结构化描述）:原理图设计如下（结构化描述）的RTL与technology map视图:entity f4_add_bh is in std_logic_vector（3 downto 0）; out std_logic_vector（3 downto 0）;architecture bh of f4_add_bh issignal yin:std_logic_vector（4 downto 0）; yin&a）+（b）+（ci）; y=yin（3 downto 0）; co ci , a = a , y = y , b = b , co = co ） ; a1100 1110after 600ns; b=b+0010 after 100ns;最终的功能仿真波形如下：最终的时序仿真波形如下：四、思考题1、试着论述功能仿真和时序仿真的差别？2、试着论述结构体的行为描述、数据流描述和结构描述的区别？3、如何构建四位并行加法器？
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