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1、六、PCB电路图设计 156.1、设计过程 15七、实验总结16基本逻辑门电路的VHDL设计1.1、与非门1.1.1、 设计过程1、 使用VHDL硬件描述语言输入。2、 进行编译，仿真。3、 确认仿真结果是否正确，若正确，再使用Quartusll软件将文件下载到试验箱的EPF10K20RC208-4芯片中进行验证，2个数据开关表示输入，1个LED灯表示输出（灯亮表示0，灯灭表示1）。 112、输入与非门的VHDL描述library ieee;use ieee.std_logic_1164.all;entity nand2_lab1 is port（a,b:in std_logic; y:out

2、 std_logic）;end nand2_lab1;architecture one of nand2_lab1 is begin y=a nand b;end one;113、仿真波形1.2、异或门 1.2.1设计过程2、进行编译，仿真。3、确认仿真结果是否正确，若正确，再使用Quartusll软件将文件下载到试验箱的EPF10K20RC208-4芯片中进行验证，2个数据开关表示输入，一个LED灯表示输出（灯亮表示0，灯灭表示1）。1.2.2、异或门的VHDL语言描述entity xor2_lab is end xor2_lab;architecture one of xor2_lab i

3、s begin =a xor b;1.2.3、结果仿真波形组合逻辑电路2.1、8线/3线优先编码器2.1.1、 设计过程1、使用VHDL硬件描述语言输入。3、确认仿真结果是否正确。4使用Quartusll软件将文件下载到试验箱的EPF10K20RC208-4芯片中进行验证，8个数据开关表示输入，3个LED灯表示输出（灯亮表示0，灯灭表示1）。 2.1.2、8线/3线优先编码器的VHDL语言描述entity encoder83 is port（d:in std_logic_vector（7 downto 0）; encode:out std_logic_vector（2downto 0）;end

4、 encoder83;architecture one of encoder83 isbeginencodeynull; end case; end process; end one; 2.2.3、波形仿真2.3、7段数码显示译码器2.3.1、3、确认仿真结果是否正确，若正确，再使用Quartusll软件将文件下载到试验箱的EPF10K20RC208-4芯片中进行验证，4个数据开关表示输入，数码管表示输出。2.3.2、7段数码显示译码器的VHDL语言描述entity leddecoder is port（a3,a2,a1,a0: ya,yb,yc,yd,ye,yf,yg:end leddeco

5、der;architecture led_arc of leddecoder is signal a:std_logic_vector（3 downto 0）; signal y:std_logic_vector（6 downto 0）; a=a3&a2&a1&a0; ya=y（6）; yb=y（5）; yc=y（4）; yd=y（3）; ye=y（2）; yf=y（1）; yg=y（0）; with a select0000001 when 0000,10011110001, 0010010001000001100011100110001000100100010101000000110000

6、1111011100000001000000010010010001000101011000001011011000111001000010110101100001110011100011111111111 when others;end led_arc;2.3.3、波形仿真时序逻辑电路3.1、4位二进制加法计数器 3.1.1、设计过程3、确认仿真波形是否正确。4、使用Quartusll软件将文件下载到试验箱的EPF10K20RC208-4芯片中进行验证，时钟脉冲cp使用79号引脚的单时钟脉冲表示输入，4个LED灯表示输出。3.1.2、4位二进制加法计数器的VHDL语言描述use ieee.s

7、td_logic_arith.all;use ieee.std_logic_unsigned.all;entity cnt4 is port（clk: q:buffer std_logic_vector（3 downto 0）; end cnt4;architecture bhv of cnt4 is process（clk） if clkevent and clk= then q=q+1; end if;end bhv;3.1.3、波形仿真3.2、十进制计数器 3.2.1、设计过程3.2.2、十进制计数器的VHDL语言描述entity count10 is port（cp:out std_l

8、ogic_vector（3 downto 0）;end count10;architecture one of count10 is signal count: process（cp） if cpevent and cp= if count= count else count=count+1;=count;3.2.3、波形仿真3.3、4位基本寄存器 3.3.1、设计过程4、使用Quartusll软件将文件下载到试验箱的EPF10K20RC208-4芯片中进行验证，时钟脉冲cp使用79号引脚的单时钟脉冲reset：清零端，用1个数据开关表示，data：数据写入，用4个数据开关表示，4个LED灯表

9、示输出。3.3.2、4位基本寄存器的VHDL语言描述entity registerb is port（cp,reset: data:in std_logic_vector（3 downto 0）;end registerb;architecture one of registerb is if reset= else=data;3.3.3、波形仿真原理图设计4.1、以1000分频器作为底层文件，构成4*106分频器 4.1.1、设计过程 1、用Quartusll软件制作1000分频器原理图； 2、选用三个74160构成1000分频器； 3、1000分频器编译完成后，将其创建成底层文件； 4、调

10、用两个1000分频器的底层文件，和一个74161，构成4*106分频器； 5、4*106分频器编译完成后，clk时钟脉冲输入端选择试验箱上的183号引脚的石英晶体振荡器M3，使能端EN选用一个数据开关表示，输出用一个LED灯表示。 4.1.2、逻辑图图表 1 4*106分频器图表 2 1000分频器提高性实验抢答器设计5.1.1、设计过程 1.用3线-8线有线编码器作为7路输入，按键复位RET。2.4D锁存器锁存输出信号。3数码显示器将输出的信号通过数码管显示出来。5.1.2、设计图5.2、设计说明 抢答开始前，电路复位，即RS触发器和锁存器清零；抢答开始后，优先编码器对抢答成功者编码，锁存并

11、显示抢答成功者的号码。锁存器的脉冲信号由优先编码器的GS（优先编码器的标志位）提供，并保证只提供一个触发脉冲，使得锁存器仅能锁存抢答成功者的编码。5.3、抢答器输入端说明N0-N7: 接数据开关S1-S8,对应引脚75-67。O1-O7：接数码管L25，对应引脚150-162。RET： 接按键S9，对应引脚87。六、PCB电路图设计6.1、设计过程 1、在altium designer环境下，创建一个电气原理图； 2、选择两个20nf电容，两个1k电阻，两个100k电阻，两个2N3904三极管，一个插针； 3、按一定的连接方式进行连接； 6.2、设计原理图图表 6 电路板图图表 7 电路原理图

12、七、实验总结通过这次实训自己真正的将实践与知识结合在了一起，自己从一开始的对quartus软件的完全不懂到后来的自己通过这个软件设计提高性实验，自己从中学到了很多的对自己实践有帮助的知识。通过这个实训自己也总结了一些经验：首先，自己最深的体会是编程序时一定要认真仔细，可能就是一个标点符号的缺少就会导致程序编译不出来，自己在编程序时一定要养成良好的习惯，注意程序的层次，标点符号，这样在编程时才可能尽少的出现错误。第二,顶层文件的实体名只能有一个，而且注意符号文件不能与顶层文件的实体名相同。第三，仿真时间区域的设定与输入波形周期的设定一定要协调，否则得到的波形可能不便于观察或发生错误。第四，自己在编程序的时候可能会出现很多的错误，自己可能始终找不出来，这时自己要学会于他人交流，自己遇到的困难他人就可能会解决。不至于耗费自己很多时间也找不出问题所在。实践中我们可能会遇到很多困难，而这些在课本上是完全学不来的，自己在试验中，遇到困难，解决困难，从中总结经验。还有就是自己在做完试验后要学会与他人交流经验，学习他人程序设计的优点来弥补自己的不足，学习他人的设计方法。