专用集成电路实验报告.docx

1、专用集成电路实验报告 专用集成电路实验报告 班 级：13050Z01 姓 名：潘恩高 学 号：1305024343 任课教师：辛洁 26 / 1 实验一 开发平台软件安装与认知实验 ： 实验级别：必做实验性质 验证性 学时学时：开课单位：信息与通信工程学院通信工程系2 一、实验目的： 1、了解Xilinx ISE 9.2/Quartus II软件的功能。 2、掌握Xilinx ISE 9.2/Quartus II的VHDL输入方法。 3、掌握Xilinx ISE 9.2/Quartus II的原理图文件输入和元件库的调用方法。 4、掌握Xilinx ISE 9.2/Quartus II软件元件

2、的生成方法和调用方法。 5、掌握Xilinx ISE 9.2/Quartus II编译、功能仿真和时序仿真。 6、掌握Xilinx ISE 9.2/Quartus II原理图设计、管脚分配、综合与实现、数据流下载方法。 7、了解所编电路器件资源的消耗情况。 二、实验器材： 计算机、Quartus II软件或xilinx ISE 三、实验内容： 1、 本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ

3、208作为目标仿真芯片。 2、 用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 四、实验源程序： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; - Uncomment the following lines to use the

4、declarations that are - provided for instantiating Xilinx primitive components. -library UNISIM; -use UNISIM.VComponents.all; entity ls74138 is Port ( g1 : in std_logic; g2 : in std_logic; inp : in std_logic_vector(2 downto 0); 26 / 2 y : out std_logic_vector(7 downto 0); end ls74138; architecture B

5、ehavioral of ls74138 is begin process(g1,g2,inp) begin if(g1 and g2)=1) then case inp is when when =yyyyyyyy=; end case; else y=; end if; end process; end Behavioral; 五、实验结果与分析 1图上图中，g1和g2为两个使能控制信号，inp为命令码输入信号，y为8位译码输出信号。，当g1与g2均为高电平时，译码器正常工作，译码如上。 生成元件如下： 图2 26 / 3 五、预习与思考： 思考：比较VHDL语言和原理图的设计方法，这两种

6、设计各有哪些优缺点。 原理图设计法优缺点： 优点： 1）可以与传统的数字电路设计法接轨，即使用传统设计方法得到电路原理图，然后在Quartus平台完成设计电路的输入、仿真验证和综合，最后下载到目标芯片中。 2） 它将传统的电路设计过程的布局布线、绘制印刷电路板、电路焊接、电路加电测试等过程取消，提高了设计效率，降低了设计成本，减轻了设计者的劳动强度。 缺点： 1）原理图设计方法没有实现标准化，不同的EDA软件中的图形处理工具对图形的设计规则、存档格式和图形编译方式都不同，因此兼容性差，难以交换和管理。 2）由于兼容性不好，性能优秀的电路模块的移植和再利用非常困难难以实现用户所希望的面积、速度以

7、及不同风格的综合优化 3）原理图输入的设计方法不能实现真实意义上的自顶向下的设计方案，无法建立行为模型，从而偏离了电子设计自动化最本质的涵义。 VHDL语言设计法优缺点： 优点： 1）功能强大，灵活性强； 2）不依赖于器件设计； 3） 可移植性， 因为VHDL是一个标准语言， 故VHDL的设计描述可以被不同的工具所支持。 缺点： 1）电路采用高级的简明结构VHDL描述， 意味着放弃了对电路门级实现定义的控制； 2）由综合工具生成的逻辑实现效果有时不优化； 3）采用工具的不同导致综合质量不一样。 实验二 组合逻辑电路的VHDL语言实现 实验性质：验证性 实验级别：必做 开课单位：信息与通信工程学

8、院通信工程系 学时：2学时 一、实验目的： 1、掌握VHDL语言设计基本单元及其构成 26 / 4 、掌握用VHDL语言设计基本的组合逻辑电路的方法。2 、掌握VHDL语言的主要描述语句。3 二、实验器材：Xilinx ISE 计算机、Quartus II软件或 三、实验内容：以下三个内容选择两个完成 、用VHDL语言实现八位加法器的设计并实现功能仿真。（一） VHDL语言实现优先编码器的设计并实现功能仿真（二）、用 VHDL语言实现四选一选择器的设计并实现功能仿真。（三）、用 四、实验步骤： VHDL语言实现优先编码器的设计并实现功能仿真（二）、用位二进制输出的优先级编码器为例，位输入，3优

9、先计编码器常用于中断的优先级控制，以8当同时有几个输入有效时，编码。另外，就可以输出一个对应得3位二进制 当其中一个输入有效时， 将输出优先级最高的那个输入所对应得二进制编码。其真值表如下所示： 优先编码器真值表表2 输入 二进制编码输出 Y1 Y0 Input7 Input6 Input5 Input4 Input3 Input2 Input1 Input0 Y2 x x x x x 1 1 x x 0 1 1 0 1 x x x x x 0 1 x 1 1 x x 1 0 1 0 x x x 1 x 0 0 1 x 0 x 1 1 x 0 x 1 0 x 1 1 1 x 1 1 0 1 x

10、 1 x 1 0 1 1 0 1 0 1 1 x 0 1 1 0 1 1 1 0 0 1 1 1 1 0 x 1 1 1 用VHDL语言实现优先编码器的设计并实现功能仿真验证其功能。参考程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY priorityencoder IS PORT (input:IN STD_LOGIC_VECTOR (7 DOWNTO 0); y:OUT STD_LOGIC_VECTOR (2 DOWNTO 0); END priorityencoder; ARCHITECTURE rt1 OF priority

11、encoder IS BEGIN PROCESS (input) 26 / 5 BEGIN IF(input(0)=0) THEN y=I; ELSIF(input(1)=0) THEN y=H; ELSIF(input(2)=0) THEN y=A; ELSIF(input(3)=0) THEN y=; ELSIF(input(4)=0) THEN y= ; ELSIF(input(5)=0) THEN y=; ELSIF(input(6)=0) THEN y=; ELSE y= END IF; END PROCESS; END rtl; 仿真图如下： 位二进制编码。另外，3由上图可以看出，

12、当其中一个输入有效时，就可以输出一个对应得 将输出优先级最高的那个输入即最低位的输入所对应得二进制编码。当同时有几个输入有效时， VHDL、用语言实现四选一选择器的设计并实现功能仿真。（三） 路信选择器常用于信号的切换，四选一选择器可以用于4 号的切换。其真值表如下所示： 四选一真值表 表3 数据输入 选择输入数据输出 y Input2 a b Input1 Input0 Input3 0 x x 0 0 0 x 1 x 0 0 x 1 x 26 / 6 0 x x 0 0 1 x 1 x 1 0 1 x x 0 x 0 x x 0 1 1 0 1 x 1 x x 0 x x 1 x 1 0

13、1 x x 1 x 1 1 语言实现四选一选择器的设计并实现功能仿真。用VHDL 参考程序如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT (input:IN STD_LOGIC_VECTOR (3 DOWNTO 0); a,b:IN STD_LOGIC; y:OUT STD_LOGIC); END mux4; ARCHITECTURE rt1 OF mux4 IS SIGNAL se1:STD_LOGIC_VECTOR (1 DOWNTO 0); BEGIN se1=b&a; PROCESS (input,se

14、1) BEGIN IF(se1= y=input(0); ELSIF(se1=)THEN y=input(1); ELSIF(se1=)THEN y=input(2); ELSE y=input(3); END IF; END PROCESS; END rt1; 实验波形图：26 / 7 为输出，由图可见程序仿真实现了四选一的选择输出。input为数据输入端，y为选择输入端，b、a 六、预习与思考 预习：在实验前编好实验程序，做实验时验证。 语言实验 时序逻辑电路的VHDL实验三 实验级别：必做实验性质：设计性 学时学时：3开课单位：信息与通信工程学院通信工程系 一、实验目的： 语言设计基本的时序逻辑电路及仿真。、掌握用VHDL1 VHDL顺序语句和并行语句的异同2、掌握 3、掌握触发器同步复位和异步复位的实现方式。 4、掌握软件时钟的加入方法。 5、掌握信号和变量的主要区别。 二、实验器材：xilinx