eda实验报告Word格式文档下载.docx

1、f bbinsumBeu3cinu2图 3-2 全加器 f_adder 电路图及其实体模块实验步骤：1打开实验箱电源；2输入移位寄存器 VHDL 程序；3点击 图标，进行分析和综合；4. 建立波形文件，进行功能仿真；5按接线图配置 FPGA引脚；6点击图 标 ,进行编译；7下载 *.sof 配置文件到 EP3C16Q240C8中；1 半加器的 vhdl 描述有两种，我用的是下面这种，布尔函数描述法 :（ 1）布尔函数描述方法的 VHDL 源程序如下：LIBRARY IEEE; -半加器描述 （1）：布尔方程描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_add

2、er ISPORT （a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC）;END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder isBEGINso = NOT（a XOR （NOT b） ; co = a AND b ;END ARCHITECTURE fh1;（ 2）或门逻辑描述：LIBRARY IEEE ; -或门逻辑描述ENTITY or2a ISIN STD_LOGIC;c : OUT STD_LOGIC ）;END ENTITY or2a；ARCHITECTURE one OF or2a ISc ain ，

3、b=bin ， co=， so=e）;-例化语句 h_adder PORT MAP（a=e，b=cin， co=f， so=sum）;or2aPORT MAP（a=d，f，c=cout）;END ARCHITECTURE fd1;实验结果：实验二： 移位寄存器模块1 设计 8 位 CPU设计中常用的移位寄存器模块2 用 case 语句设计并行输入输出的移位寄存器3 体会信号赋值的特性实验内容 :编写移位寄存器的 VHDL 实现程序； 通过电路仿真和硬件验证， 进一步了解移位寄存器的功能。设计原理：Library IEEE;ENTITY SHIFT ISPORT （CLK,C0 : -时钟和进位

4、输入MD : IN STD_LOGIC_VECTOR（2 DOWNTO 0）;-移位模式控制字D :IN STD_LOGIC_VECTOR（7 DOWNTO 0）;-待加载移位的数据QB : OUT STD_LOGIC_VECTOR（7 DOWNTO 0）;移-位数据输出CN : -进位输出END ENTITY;ARCHITECTURE BEHAV OF SHIFT ISSIGNAL REG : STD_LOGIC_VECTOR（7 DOWNTO 0）;SIGNAL CY : STD_LOGIC ;PROCESS （CLK,MD,C0）IF CLKEVENT AND CLK = 1 THENC

5、ASE MD ISWHEN 001 = REG（0） = C0 ;REG（7 DOWNTO 1） = REG（6 DOWNTO 0）; CY=REG（7）;-带进位循环左移010= REG（7）;-自循环左移011 REG（7） = REG（0）;REG（6 DOWNTO 0） = REG（7 DOWNTO 1）;-自循环右移100=REG（0）;101REG（7 DOWNTO 0） REG = REG CY; = CY ; -保持END CASE;END IF;END PROCESS;QB（7 DOWNTO 0） = REG（7 DOWNTO 0）; CN X）”的使用方法。USE IEEE

6、.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT （CLK,RST,EN :CQ : OUT STD_LOGIC_VECTOR（3 DOWNTO 0）;COUT :END CNT10;ARCHITECTURE behav OF CNT10 ISPROCESS（CLK, RST, EN）VARIABLE CQI : STD_LOGIC_VECTOR（3 DOWNTO 0）;IF RST = 1 THEN CQI := （OTHERS =0） ; -计数器异步复位ELSIF CLKEVENT AND CLK= THEN -检测时钟上升沿IF EN = THEN

7、 -检测是否允许计数（同步使能）IF CQI 9 THEN CQI := CQI + 1;-允许计数 , 检测是否小于ELSE CQI :）; -大于 9，计数值清零IF CQI = 9 THEN COUT = ; -计数大于 9，输出进位信号ELSE COUT CQ = CQI; -将计数值向端口输出END PROCESEND behav;92输入移位寄存器V HDL程序；1、引脚图：二、移位寄存器设计设计带有同步并行预置功能的 8 位右移移位寄存器。CLK 是移位时钟信号， DIN 是 8 位并行预置数据端口， LOAD 是并行数据预置使能信号，QB 是串行输出端口ENTITY SHFRT

8、 IS - 8 位右移寄存器PORT （ CLK， LOAD :DIN : IN STD_LOGIC_VECTOR（7 DOWNTO 0）;END SHFRT;ARCHITECTURE behav OF SHFRT ISIF LOAD = THEN REG8 := DIN;-由（ LOAD=）装载新数据ELSE REG8（6 DOWNTO 0） := REG8（7 DOWNTO 1）;QB = REG8（0）; - 输出最低位2输入移位寄存器 V HDL程序；实验四：七段数码显示译码器和数控分频器设计一七段数码显示译码器学习 7 段数码显示译码器设计；学习 VHDL 的 CASE语句应用及多层

9、次设计方法。在 QuartusII 上对该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例下图所示。引脚锁定及硬件测试7 段数码是纯组合电路， 通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是 2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD中来实现。USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DECL7S ISPORT （ A : IN STD

10、_LOGIC_VECTOR（3 DOWNTO 0）;LED7S : OUT STD_LOGIC_VECTOR（6 DOWNTO 0） ;END ;ARCHITECTURE one OF DECL7S ISPROCESS（ A ）CASE A IS0000 LED7S = 0111111 ;00010000110001010110110011100111101001100110010111011010110111110101110000111100011111111001110111110101110111101111111001100011100111011011110111011110011

11、1111110001 NULL ;END CASE ;END PROCESS ;二数控分频器设计学习数控分频器的设计、分析和测试方法。 。根据波形图，分析 VHDL 中的各语句功能、设计原理及逻辑功能，详述进程 P_REG和 P_DIV 的作用，并画出该程序的 RTL电路图。输入不同的 CLK频率和预置值 D，给出时序波形。在实验系统上硬验证。给出不同输入值D 时， FOUT输出不同频率数控分频器的功能就是当在输入端给定不同输入数据时， 将对输入的时钟信号有不同的分频比， 数控分频器就是用计数值可并行预置的加法计数器设计完成的， 方法是将计数溢出位与预置数加载输入信号相接即可。ENTITY D

12、VF ISPORT （ CLK :FOUT :END;ARCHITECTURE one OF DVF ISSIGNAL FULL :P_REG: PROCESS（CLK）VARIABLE CNT8 :IF CLKEVENT AND CLK = THENIF CNT8 = 11111111CNT8 := D;-当 CNT8计数计满时，输入数据D 被同步预置给计-数器 CNT8FULL -同时使溢出标志信号 FULL输出为高电平ELSE CNT8 := CNT8 + 1; -否则继续作加 1 计数 -且输出溢出标志信号 FULL为低电平END PROCESS P_REG ;P_DIV: PROCE

13、SS（FULL）VARIABLE CNT2 :IF FULLEVENT AND FULL = CNT2 := NOT CNT2;-如果溢出标志信号 FULL为高电平， D 触发器输出取反IF CNT2 = THEN FOUT ELSE FOUT END PROCESS P_DIV ;实验五：单进程 Moore 状态机测试单进程 Moore 状态机。在 QuartusII 上对该例进行编辑、编译、综合、适配、仿真，给出单进程状态机的工作时序，分析本实例 VHDL 程序。ENTITY MOORE1 ISPORT （DATAIN :IN STD_LOGIC_VECTOR（1 DOWNTO 0）;CL

14、K,RST :Q : OUT STD_LOGIC_VECTOR（3 DOWNTO 0）;END MOORE1;ARCHITECTURE behav OF MOORE1 ISTYPE ST_TYPE IS （ST0, ST1, ST2, ST3,ST4）;SIGNAL C_ST : ST_TYPE ;PROCESS（CLK,RST）IF RST = THEN C_ST = ST0 ; Q IF DATAIN =10= ST1 ;ELSE C_ST END IF;Q 11= ST2 ;WHEN ST2 =01= ST3 ;WHEN ST3 =00= ST4 ;WHEN ST4 = C_ST = S

15、T0;状态转换图：实验六： Mealy 状态机测试 Mealy 状态机。在 QuartusII 上对该例进行编辑、编译、综合、适配、仿真，给出两个程序实现 Mealy状态机的工作时序，分析本实例 VHDL程序。与 Moore 状态机相比， mealy 状态机的输出变化要领先一个周期， 即一段输入信号或状态发生变化，输出信号即发生变化。程序一是两进程 Mealy 型状态机。程序二是在程序一的基础上在 COM1 的进程中增加了一个 IF 语句，由此产生一个锁存器， Q 输出的时序是一致的，没有发生锁存后延时一个周期的现象。测试两种实现方式的工作时序。VHDL程序一：ENTITY MEALY1 ISPORT （ CLK ,DATAIN,RESET: OUT STD_LOGIC_VECTOR（4 DOWNTO 0）;END MEALY1;ARCHITECTURE behav OF MEALY1 ISTYPE states IS （st0, st1, st2, st3,st4）;SIGNAL STX : states ;COMREG : PROCESS（CLK,RESET）BEGIN -决定转换状态的进程