1、第一步：打开软件 快捷工具栏：提供设置（setting），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。 信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。第二步：新建工程（filenew Project Wizard）1 工程名称：2添加已有文件（没有已有文件的直接跳过next）3 选择芯片型号（我们选择cylone II系列下的EP2C70F896C6芯片）（注：如果不下载到开发板上进行测试，这一步可以不用设置）4 选择仿真，综合工具（第一次实验全部利用quar
2、tus做，三项都选None，然后next）5 工程建立完成（点finish）第三步：添加文件（filenew VHDL file），新建完成之后要先保存。第四步：编写程序以实现一个与门和或门为例，Verilog描述源文件如下：module test（a,b,out1,out2）;input a,b;output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件；第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis）点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin plan
3、ner）如果不下载到开发板上进行测试，引脚可以不用分配）双击location 为您的输入输出配置引脚。第七步：整体编译（工具栏的按钮（start Complilation）第八步：testbench仿真（1）仿真环境配置:（2）点击菜单栏中processing,选择start，选择start testbench template write。此时会自动生成testbench模板到项目文件夹simulationmodelsim里面，后缀为.vt在quatusii界面打开simulationmodelsim文件夹下的.vt文件进行修改编辑，程序如下，修改完毕，保存：（3） 在项目管理窗器件上右击选择settings打开如下界面:点击 按照.vt内容（Test bench name 要和）填写上面内容, 选择modelsim文件夹下.vt文件依次点击确认，完成设置（4） 选择tools/options，在EDA Tool Options下确定ModelSim-Altera的中ModelSim.exe所在文件夹，通常在modelsim_asewin32aloem下（5）点击ToolsRUN EDA simulation ToolsRTL simulation即可。若无错误，系统可自动调用Modesim， 并弹出，选择否来看仿真结果，波形窗口将出现以下仿真波形。
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