EDA设计报告 任亮Word文件下载.docx

1、（3）、秒表清零功能：clr为清零键，高电平时实现清零功能，低电平时正常计数。可以在任意时刻进行清零。由于时钟清零无意义，所以未设置时钟清零键。（4）、闹钟功能：手动设置闹钟时间，当时间和闹钟时间相同时，闹铃响即数码管显示1。可以通过实验板上的键7、8、3、2和1进行任意的调整。3按键为设置闹钟使能位，高电平时可设置闹钟时间，低电平时显示闹钟时间；2按键为设置闹钟时间的位选键，1按键为设置的时间输入键。二、选择方案1、系统分析时钟由时、分、秒组成，分、秒都为60进制。由于需要使用LED显示时间，所以采用的计数器应该是10进制的，从而方便译码模块的通用。而60进制计数器可以由10进制计数器和6进

2、制计数器组成。要组成一个可预置的60进制计数器，还需要一个6进制的计数器，使用10进制的进位作为6进制的计数器的时钟信号可以组成一个60进制的计数器。时钟的小时是24进制的，所以必须设计一个24进制的可预置计数器。显然，24进制计数器不可以使用6进制计数器和4进制计数器组成，因为这样做的24进制计数器将给译码带来麻烦。一共有7个LED需要显示，其中有一个是闹钟响的显示位，为1时表示闹钟响，为一时表示闹钟不响，所以需要7个译码模块。2、方案选择方案一：根据上述分析和系统功能可知，本系统可以由时钟分频器、秒计数器、分钟计数器、小时计数器、分的调整以及小时的调整和闹铃功能构成。采用自顶向下的设计方法

3、，全部利用VHDL语言设计设计方法。不易实现。方案二：根据上述分析和系统功能可知，本系统可以由时钟分频器、秒计数器、分钟计数器、小时计数器、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟和秒均60进制，毫秒用100进制。 综上所述，考虑到试验时的简单性，故我选择了方案二。三、细化框图 本系统包含四个子模块和一个顶层文件，显示部分为六个时、分、秒的十位与个位的显示模块组成的，将送出的四位二进制通过译码器显示。图2 系统细化框（1）秒表模块time。秒表模块中的毫秒模块是一个10000分频的计

4、数器和两个10进制计数器组成，秒模块是由一个十进制和一个6进制计数器组成。分时由一个十进制和一个6进制计数器组成。在ENA端为1的情况下，输入30MK的时钟信号作为计数脉冲，分别输出位的四位BCD码。（2）时钟显示模块shi。时钟显示模块是在秒表模块的基础上做成的，毫秒位不显示，加一个24进制的小时位。同时加一个设置时钟的使能位tiao，当其为高电平时为调时。图3 时钟模块的内部结构图（3）译码器模块mux21。由于试验箱上的按键有限，所以设置了译码器模块。当b口输入1时，选通a3.0，b口输入为2时选通b3.0，b口输入3时选通c3.0，b口输入4时选通d3.0。图4 译码模块内部结构图（4

5、）3选1模块mux14 当s、s1为00时选通秒表通道a23.0，当s、s1为10时选通时钟通道b23.0，当s、s1为01时选通闹钟通道c23.0，图5 3选1模块内部结果图（5）锁存模块mux41 当c为高电平时，将a3.0 、b3.0、 c3.0和d3.0中的数据锁存在mux41中图6 锁存模块内部结果图（6）下图为顶层实体原理图：图7 顶层实体原理图图2 顶层实体原理图四、全局联调 由于本系统采用3MHZ的时钟信号，如果要产生1/100秒，需要29999个时钟脉冲，如果在仿真时给周期为1ns的时钟则299.99us时才能产生一个进位。所以在仿真时只仿真了他的毫秒位。他的仿真结果如下图所

6、示：图8 系统仿真波形图五、硬件测试本实验的硬件实现是基于Cyclone电子实验仪，使用模式0接口说明如下： 使用模式8，键7为通道选择按键按键，为00时选通秒表通道，为10时选通时钟通道，为01时选通闹钟通道；按键6为清零按键；按键5为使能按键只有其为高电平时，此数字秒表数字时钟才能工作；按键4为设置时钟的使能按键，当其为高电平，设置时钟；按键3为设置闹钟使能端，当其为高电平时，设置闹钟时间；按键2为设置时钟时间和闹钟时间的位选按键；按键1为设置的时间输入端；clk接3MHZ的时钟信号。图9 引脚锁定本次设计的VHDL语言程序在QUARTUS工具软件上进行了编译、仿真和调试，并通过编程器下载

7、到了Cyclone芯片上。经过实践验证，本设计是正确的，仿真数据与实际波形发生器的试验箱运行结果完全一致，达到预期目的，设计成功。六、设计总结经过这一次的设计，使我进一步认识到了VHDL语言和图形输入法在系统设计中所起到的重要做用，同时也加深了我对VHDL语言和图形输入法的了解和认识。在平时学习过程中我们大多数时间都是在理论课的教学中进行问题研究和论证的，很少有机会像实习这样用到QUARTUS工具软件以及为其而专门设计的实验箱，进行仿真、编译、下载等一系列实践工作，而这次实习使我进一步掌握了QUARTUS工具软件在使用过程中应该注意的问题和使用方法。在EDA设计时可以单独使用VHDL语言进行设

8、计、单独使用图形输入法进行设计，也可以将这两种方法结合起来进行设计。这大大增加了设计的灵活性。比如在本次设计中就使用了两者结合的设计方法。先用VHDL语言描述出一个一个单模块，然后用VHDL语言的顶层文件的方法将一部分单模块组合成一些简单的功能模块，而后再用图形输入法将简单的的功能模块组合成功能复杂的功能模块（器件）。用EDA进行设计，摆脱了硬件固定功能的束缚，可以根据设计者的需求自行设计出满足自己要求的功能模块，从而实现设计者的需求。同时方便产品后期的升级。在设计的过程中会出现许多错误，在每次发现错误和改错误中都是一次提高，学习就是由未知到知道的过程。在解决这些问题的同时我也学到了许多在理论

9、课上无法学到的知识，出现错误并解决错误这才是最宝贵的。因为这次设计，使我学到了许多，他对我后期的学习和工作都将有着重要的意义。七、参考文献【1】CPLD/FPGA常用模块与综合系统设计实例精讲 罗苑棠 北京：电子工业出版社，2007.11【2】EDA技术实用教程3版 潘松，黄继业 北京：科学出版社，2006.9八、附录源程序：1、产生1/100秒c_clckLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY c_clck IS PORT （CLK: IN STD_LOGIC; -3 MHz 信号输入 NEWCLK: OUT STD_LOGIC）; -

10、100 Hz 计时时钟信号输出 END ENTITY c_clck;ARCHITECTURE ART OF c_clck ISSIGNAL CNTER : INTEGER RANGE 0 TO 10#29999#; -十进制计数预制数BEGIN p1: PROCESS（CLK） -分频计数器，由3 MHz 时钟产生100 Hz 信号 BEGIN IF CLKEVENT AND CLK=1 THEN IF CNTER=10#29999# THEN CNTER=0;-3 MHz 信号变为100 Hz，计数常数为15000 ELSE CNTER=CNTER+1; END IF; END IF;END

11、 PROCESS p1 ;P2: PROCESS（CNTER） IS -计数溢出信号控制 BEGIN IF CNTER=10#29999# THEN NEWCLK=; ELSE NEWCLK0 END PROCESS P2;END ARCHITECTURE ART;2、十进制模块cn10USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cn10 IS PORT （CLK: CLR: ENA: tiao:IN STD_LOGIC; she: IN STD_LOGIC_VECTOR（3 DOWNTO 0）; CQ: OUT STD_LOGIC_VECTOR（3 DOW

12、NTO 0）; CARRY_OUT: OUT STD_LOGIC ）;END ENTITY cn10;ARCHITECTURE ART OF cn10 IS SIGNAL CQI: STD_LOGIC_VECTOR（3 DOWNTO 0）; BEGINp3: PROCESS（CLK, CLR, ENA,CQI） BEGINIF tiao= THEN CQI=she; ELSIF CLR=0000 -清零 ELSIF CLKIF ENA=IF CQI=1001 -到十时清零ELSE CQI=CQI+ -未到十时加1END IF;END PROCESS p3;p4: PROCESS（CQI） IS

13、 THEN CARRY_OUT-如果有进位位出1ELSE CARRY_OUT -无进位位出0END PROCESS p4;CQ=CQI;3、六进制模块cn6 ENTITY cn6 ISEND ENTITY cn6;ARCHITECTURE ART OF cn6 IS SIGNAL CUN: STD_LOGIC; PROCESS（CLK, CLR, CQI,ENA） IF tiao= -调时使能位 ELSIF CLR= -清零位 ELSIF CLK IF ENA= IF CQI=0101 -十进制 ELSE CQI -未到十加1 END IF;- END IF; END PROCESS p3;

14、IF CQI= -到十向前一位进1 ELSE CARRY_OUT -未到十不向前一位进1 CQ END ARCHITECTURE ART;4、24进制模块cn2 ENTITY cn2 IS IN STD_LOGIC_VECTOR（7 DOWNTO 0）; OUT STD_LOGIC_VECTOR（7 DOWNTO 0）;END ENTITY cn2;ARCHITECTURE ART OF cn2 IS STD_LOGIC_VECTOR（7 DOWNTO 0）; PROCESS（CLK, CLR,CQI, ENA） IF CQI（3 DOWNTO 0）=THEN -到十向前进一位 CQI（3 D

15、OWNTO 0） CQI（7 DOWNTO 4） =CQI（7 DOWNTO 4）+1; ELSE CQI（3 DOWNTO 0）=CQI（3 DOWNTO 0）+1;-未到十不向前进位 IF CQI=00100011 THEN -到二十四清零 CQICLK,NEWCLK=S0）; U1: cn10 PORT MAP（CLK=S0,CLR=CLR, ENA=ENA, CQ=DOUT（3 DOWNTO 0）,CARRY_OUT=S1）; U2:S1, CLR=CLR,ENA=DOUT（7 DOWNTO 4）,CARRY_OUT=S2）; U3:S2,CLR=DOUT（11 DOWNTO 8）,C

16、ARRY_OUT=S3）; U4: cn6 PORT MAP（CLK=S3, CLR=DOUT（15 DOWNTO 12）,CARRY_OUT=S4）; U5:S4,CLR=DOUT（19 DOWNTO 16）,CARRY_OUT=S5）; U6:S5, CLR=DOUT（23 DOWNTO 20）;6、时钟模块shiENTITY shi IS tiao: she2: IN STD_LOGIC_VECTOR（15 DOWNTO 0）; she11: she12: IN STD_LOGIC_VECTOR（7 DOWNTO 4）; she13: IN STD_LOGIC_VECTOR（11 DOW

17、NTO 8）; she14: IN STD_LOGIC_VECTOR（15 DOWNTO 12）;END ENTITY shi;ARCHITECTURE ART OF shi ISIN STD_LOGIC_VECTOR（3 DOWNTO 0）;COMPONENT cn2 ISEND COMPONENT cn2;S0, CLR=CLR,tiao=tiao, she=she2（3 DOWNTO 0）,ENA=ENA,CARRY_OUT=she2（7 DOWNTO 4）,ENA=S2, CLR=she2（11 DOWNTO 8）,ENA=she2（15 DOWNTO 12）,ENA=S4, CLR=she11（3 DOWNTO 0）,ENA=DOUT（11 DOWNTO 8