海大EDA实验1参考答案Word文档下载推荐.docx

1、-a 2 to 1 multiplexer architecturearchitecture structural of mux21 is signal u, v : std_logic;begin u = in_x and （not in_s）; v = in_y and in_s ; out_m SW（0）, in_y=SW（8）, in_s=SW（17）, out_m=LEDR（0）; U2:SW（1）, in_y=SW（9）, in_s=LEDR（1）; U3:SW（2）, in_y=SW（10）, in_s=LEDR（2）; U4:SW（3）, in_y=SW（11）, in_s=L

2、EDR（3）; U5:SW（4）, in_y=SW（12）, in_s=LEDR（4）; U6:SW（5）, in_y=SW（13）, in_s=LEDR（5）; U7:SW（6）, in_y=SW（14）, in_s=LEDR（6）; U8:SW（7）, in_y=SW（15）, in_s=LEDR（7）; end Structural; part3 signal signal_u, signal_v : signal_u signal_v in5_v, in_s=in5_s0, out_m=signal_a）;in5_w, in_y=in5_x, in_s=signal_b）;signal

3、_a, in_y=signal_b, in_s=in5_s1, out_m=signal_c）;signal_c, in_y=in5_y, in_s=in5_s2, out_m=out5_m）;-a 3bit 5 to 1 multiplexer entityentity mux51_3bit is in std_logic_vector （17 downto 0）; out std_logic_vector （17 downto 0）; LEDG : out std_logic_vector （2 downto 0）;end mux51_3bit;-a 3bit 5 to 1 multipl

4、exer architecturearchitecture structural of mux51_3bit is component mux51 port（in5_u, in5_v, in5_w, in5_x, in5_y, in5_s1, in5_s2, in5_s0 : out5_m : begin = sw; mux51 port map （in5_u=SW（0）, in5_v=SW（3）, in5_w=SW（6）, in5_x=SW（9）, in5_y=SW（12）, in5_s0=SW（15）, in5_s1=SW（16）, in5_s2=SW（17）, out5_m=LEDG（0

5、）;SW（1）, in5_v=SW（4）, in5_w=SW（7）, in5_x=SW（10）, in5_y=SW（13）, LEDG（1）;SW（2）, in5_v=SW（5）, in5_w=SW（8）, in5_x=SW（11）, in5_y=SW（14）, LEDG（2）; end structural; part4-a 7-segment decoder entityentity decoder is port（decoder_in_3 : in std_logic_vector（2 downto 0）; HEX0 : out std_logic_vector（0 to 6）; end

6、 decoder;- a 7-segment decorder architecture architecture behavioral of decoder is process（decoder_in_3） begin case decoder_in_3 is when 000 = HEX0 Hex0 SW,Seg=HEX0）; U1: mux51_seg7 port map（Mux51_seg7_in（17 downto 15）=SW（17 downto 15）, Mux51_seg7_in（14 downto 12）=SW（11 downto 9）, Mux51_seg7_in（11 d

7、ownto 9）=SW（8 downto 6）, Mux51_seg7_in（8 downto 6）=SW（5 downto 3）, Mux51_seg7_in（5 downto 3）=SW（2 downto 0）, Mux51_seg7_in（2 downto 0）=SW（14 downto 12）, Seg=HEX1）; U2:SW（8 downto 6）,SW（5 downto 3）, Mux51_seg7_in（8 downto 6）=SW（2 downto 0）,SW（14 downto 12）, Mux51_seg7_in（2 downto 0）=HEX2）; U3:SW（2 do

8、wnto 0）, Mux51_seg7_in（8 downto 6）=SW（11 downto 9）, Mux51_seg7_in（2 downto 0）=HEX3）; U4:SW（14 downto 12）, Mux51_seg7_in（8 downto 6）=SW（8 downto 6）, Mux51_seg7_in（2 downto 0）=HEX4）;end Behavior;-A circuit that can select and display one of five characters-entity mux51_seg7 is port（Mux51_seg7_in : Seg

9、 :end mux51_seg7;architecture Behavior of mux51_seg7 is component mux51_3bit port（S, U, V, W, X, Y : M : out std_logic_vector（2 downto 0）; component char_7seg port（C : Display : signal M : std_logic_vector（2 downto 0）; M0: mux51_3bit port map（Mux51_seg7_in（17 downto 15）, Mux51_seg7_in（14 downto 12）,Mux51_seg7_in（11 downto 9）, Mux51_seg7_in（8 downto 6）,Mux51_seg7_in（5 downto 3）,Mux51_seg7_in（2 downto 0）,M）; H0: char_7seg port map（M, Seg）;-a 3bit mux51-a 3bit 5 to 1 multiplexer- port（S, U, V, W, X, Y : in std_logic_vector （2 downto 0）; M : out std_logic_vector （2 downto 0）; mux51 port map （in5_