完整版基于EDA四位智能竞赛抢答器Word格式.docx

1、K4二进制转换数码管片选信号倒计时模块数码管译码电路蜂鸣器同步信号数码管显示模块锁存电路按键1按键2图1 抢答器结构原理图第二章 系统分析与实现 第一节 系统分析该系统可实现要求中的最基本功能，除此之外还可以实现抢答时间限制的功能，其中，抢答成功者组号由静态显示的方法使用，使四个数码管同时显示其组号，同时，该抢答者对应的led灯亮。若还有其他抢答者在其后按下按键，抢答无效，只取第一个抢答者信息。第二节 程序及程序功能介绍一、端口定义部分module main（reset,clock,din1,din2,din3,din4,judge,beep,wei,duan,beep,wei1,duan1）

2、;input reset,clock;input din1,din2,din3,din4,judge;output3:0 wei;output7:0 duan;output beep;0 wei1;0 duan1;wire clk1k;wire clk1hz;fenpin uut1（reset,clock,clk1k,clk1hz）;qiangde uut2（clock,din1,din2,din3,din4,judge,clk1hz,wei,duan）;daojishi uut3（reset,clk1k,clk1hz,beep,wei1,duan1）;Endmodule二、抢答部分本段程序实

3、现基本的抢答功能，block为锁存信号，当有一组按下抢答按钮后，系统锁存，其他组别抢答无效；同时通过f1向蜂鸣器发出信号，蜂鸣器1s表示抢答成功；于此同时信号out输送给led灯，抢答成功者对应led灯亮；seg_figure4为静态显示抢答成功的组号，预置数为”_”；一组抢答成功后若其他组再抢答，数码管熄灭示警。module qiangde（clock,din1,din2,din3,din4,judge,clk1_hz,wei,duan）;input clock,judge;input din1,din2,din3,din4;input clk1_hz;reg3:reg7:reg block

4、;always（posedge clock）begin if（!judge） begin block=0; wei=4b1111; duan=8hff; end else if（!din1） begin if（!block） begin wei=4b1101; duan=8hf9; block=1; end end else if（!din2） block） wei duanha4; block=1;din3） hb0;din4） h99; endendmodule3、分频 module fenpin（reset,clock,clk1k,clk1hz）;output clk1k,clk1hz;

5、reg clk1k;reg clk1hz;reg24:0 count1;reg14:0 count2;always（posedge clock or posedge reset）begin if（reset） count1=0; else if（count1=25d25000000） begin clk1hz=clk1hz; end=count1+1; count2 else if（count2=15d25000） clk1k=clk1k;=count2+1;四、抢答时限30s，倒计时到，蜂鸣器响该部分功能：当抢答倒计时30s结束时，若没有任何一组抢答成功，则向蜂鸣器发出信号，蜂鸣器响作为警报

6、，提示此次抢答结束且该题作废。module daojishi（reset,clk1_k,clk1_hz,beep,wei1,duan1）;input reset,clk1_k,clk1_hz;output 3:output 7:reg 5:0 shi,ge;0 data;reg 4:0 count;reg 3:reg 7:reg beep;reg state;always（posedge clk1_hz or posedge reset） count=5d30）=count;=count+1;always（count） if（countb10101）/2130 begin shib00000;

7、 geb00001） /110b00010;b01010-count;else /0b00011; if（shi=0 & ge=0） beep end else beep=1;always（posedge clk1_k） wei1b0000; else if（state=1b1） state=1b0;=state+1b1; case（state） 1b0:begin wei1b0111;data=ge;b1:b1011;=shi; default:wei1 endcasealways （data） case（data） 6b000000: duan1=8b1100_0000;b000001:b

8、1111_1001;b000010:b1010_0100;b000011:b1011_0000;b000100:b1001_1001;b000101:b1001_0010;b000110:b1000_0010;b000111:b1111_1000;b001000:b1000_0000;b001001:b1001_0000;duan1=8b1111_1111;第三章 编译调试第一节 Quartus II的使用（1）双击Quartus II软件快捷图标进入Quartus II集成开发环境，新建工程项目文件traffic.pof，并在该项目下新建Verilog源程序文件traffic.v，输入上面的程序代码并保存。（2）然后为该工程项目选择一个目标器件并对相应的管脚进行锁定。（3）对该工程文件进行编译处理，若在编译过程中发现错误，找出并更正错误直至成功为止。（4）将CCIT CPLD/FGPA JTAG下载电缆的两端分别接到PC机和CCIT CPLD/FGPA实验仪上，再打开工作电源，执行下载命令把程序下载到CCIT CPLD/FGPA实验仪的EPM1270T144C