AD9959数据手册部分内容中文翻译Word文件下载.docx

1、The AD9959 serial I/O port offers multiple configurations to provide significant flexibility. The serial I/O port offers an SPI- compatible mode of operation that is virtually identical to the SPI operation found in earlier Analog Devices, Inc., DDS products. Flexibility is provided by four data pin

2、s （SDIO_0/SDIO_1/ SDIO_2/SDIO_3） that allow four programmable modes of serial I/O operation.AD9959的串行I/O端口提供了多种配置，提供显著的灵活性。串行I / O端口提供了一个SPI兼容的操作模式， SPI操作与较早的模拟设备公司DDS产品几乎相同。灵活性是通过四个数据引脚（sdio_0 / sdio_1 /sdio_2 / sdio_3）允许四可编程串行I/O操作模式来实现的。The AD9959 uses advanced DDS technology that provides low po

3、wer dissipation with high performance. The device incorporates four integrated, high speed 10-bit DACs with excellent wideband and narrow-band SFDR. Each channel has a dedicated 32-bitfrequency tuning word, 14 bits of phase offset, and a 10-bit output scale multiplier.AD9959采用先进的DDS技术，提供低高性能低功耗。该器件集

4、成了四个高速10位DAC具有优良的宽带和窄带SFDR。每个通道有一个专门的32位频率调谐字，14位相位偏移，和一个10位幅度调节输出。The DAC outputs are supply referenced and must be terminated into AVDD by a resistor or an AVDD center-tapped transformer. Each DAC has its own programmable reference to enable different full-scale currents for each channel. The DDS

5、acts as a high resolution frequency divider with the REFCLK as the input and the DAC providing the output. The REFCLK input source is common to all channels and can be driven directly or used in combination with an integrated REFCLK multiplier （PLL） up to a maximum of 500 MSPS. The PLL multiplicatio

6、n factor is programmable from 4 to 20, in integer steps. The REFCLK input also features an oscillator circuit to support an external crystal as the REFCLK source. The crystal must be between 20 MHz and 30 MHz. The crystal can be used in combination with the REFCLK multiplier.DAC的输出供给参考必须通过电阻接到AVDD或接

7、到AVDD中心抽头变压器。每个DAC有自己的可编程参考，能提供各通道的不同满量程电流。REFCLK作为输入时，DDS核心作为一个高分辨率分频器，以DAC提供输出。REFCLK输入源对所有通道是一样的，可直接驱动或用于与一个集成的REFCLK乘法器组合（PLL），最高500 MSPS。PLL倍增因子可编程，从4到20的整数。REFCLK输入还可作为一个振荡器电路，支持外部晶振作为参考源。该晶振必须介于20兆赫和30兆赫。晶振可用于与REFCLK倍频组合。The AD9959 comes in a space-saving 56-lead LFCSP package. The DDS core （

8、AVDD and DVDD pins） is powered by a 1.8 V supply. The digital I/O interface （SPI） operates at 3.3 V and requires DVDD_I/O （Pin 49） be connected to 3.3 V. The AD9959 operates over the industrial temperature range of 40C to +85C.AD9959使用节省空间的56引脚LFCSP封装。DDS的核心（AVDD和DVDD引脚）由1.8 V供电。数字I / O接口（SPI）的工作在3.

9、3 V，要求dvdd_I/O（引脚49）连接到3.3 V。AD9959可运行在超过工业温度范围的-40C到85C。ABSOLUTE MAXIMUM RATINGS绝对最大额定值Table 2.表2Parameter参数Rating 额定值Maximum Junction Temperature 最大结温150C DVDD_I/O （Pin 49） 4 V AVDD, DVDD 2 V Digital Input Voltage （DVDD_I/O = 3.3 V）数字输入电压0.7 V to +4 V Digital Output Current数字输出电流5 mAStorage Temper

10、ature Range 存储温度65C to +150Operating Temperature Range操作温度40Lead Temperature （10 sec Soldering） 焊接温度300JA 21C/W JC 2C/WTable 3. Pin Function Descriptions引脚说明引脚助记符I/O14针描述3MASTER_RESETI6高电平有效复位引脚；将使AD9959内部寄存器复位到缺省状态，如寄存器图和位描述部分的描述。4PWR_DWN_CTL外部电源控制（PDC）40-43P0-P31、35、7用于调制（FSK,PSK,ASK）的数据引脚,启动/停止扫频

11、累加器或用于输出幅度的斜坡上升或下降.数据同步于引脚SYNC_CLK （同步时钟54脚）.数据必需满足SYNC_CLK 设置和保持时间的要求;引脚的功能由数据配置说明位（PPC）控制（FR114:12）.46IO_UPDATE8上升沿使I/O口缓冲中的数据传送到活动寄存器。数据同步于引脚SYNC_CLK （同步时钟54脚）. IO_UPDATE必需满足SYNC_CLK 设置和保持时间的要求，以保证到DAC输出的数据有固定的延迟管道，否则，不确定有1个同路时钟（SYNC_CLK）周期的数据管道存在。最小的脉冲宽度是1个同步时钟周期。4710低电平片选；允许多器件共用I/O总线。48SCLK12I

12、/O操作的串行数据时钟；数据位在SCLK的上升沿写入，在下降沿读取。50SDIO_09串行数据引脚51 51SDIO_1 SDIO_211、13用于串行数据引脚或启动输出幅度的斜坡上升或下降53SDIO_314用于串行数据引脚或启动输出幅度的斜坡上升或下降；在单位或2位模式，此引脚用于SYNC_I/O。如果SYNC_I/O功能未使用，连接到地或逻辑0。在单位或者2位模式中，不要让此引脚浮地。THEORY OF OPERATION 操作原理DDS CORE DDS核心The AD9959 has four DDS cores, each consisting of a 32-bit phase accumulator and phase-to-amplitude converter. Together, these digital blocks generate a digital sine wave when the phase accumulator is clocked and the phase increment valu